УСТРОЙСТВО И СПОСОБ ОБРАБОТКИ СОДЕРЖИМОГО ВЕБ-РЕСУРСА В БРАУЗЕРЕ

Изобретение относится к веб-браузерам, в частности к обработке содержимого веб-ресурса в браузере. Технический результат заключается в обеспечении возможности сохранения спящего режима для вкладок браузера и точного восстановления содержимого вкладки. Технический результат достигается за счет формирования отслеживания сообщений, привязки статических объектов к связанным идентификаторам спящего режима и формирования привязки таблицы информационных элементов статических объектов и идентификатора статических объектов и соответствующих идентификаторов спящего режима, привязка имеет уникальный идентификатор записи; увеличения записи, связанной с динамическим объектом в массиве данных на языке JavaScript, за счет информации об идентификаторе спящего режима статического объекта. 2 н. и 32 з.п. ф-лы, 2 табл., 6 ил.

ЭНЕРГОНЕЗАВИСИМОЕ УСТРОЙСТВО ПАМЯТИ, УСТРОЙСТВО ЗАПИСИ И СПОСОБ ЗАПИСИ

Энергонезависимое устройство памяти включает в себя таблицу управления логическими/физическими адресами для управления данными, записанными дискретно в энергонезависимом устройстве памяти, составленном из множества блоков, каждый из которых служит в качестве блока стирания данных и включает в себя соседние страницы, каждая из которых имеет фиксированную длину и служит в качестве блока считывания/записи данных. Технический результат - сокращение времени, необходимого для управления памятью. 3 н. и 13 з.п. ф-лы, 18 ил.

УСТРОЙСТВО С ПАССИВНОЙ МАТРИЧНОЙ АДРЕСАЦИЕЙ И СПОСОБ СЧИТЫВАНИЯ ИНФОРМАЦИИ ИЗ ЭТОГО УСТРОЙСТВА

Изобретение относится к способу считывания информации из устройства с пассивной матричной адресацией и может быть применено в сенсорных устройствах с индивидуально адресуемыми ячейками на основе поляризуемого материала. Техническим результатом является устранение мешающих напряжений и токов утечки при деструктивном считывании ячеек и обеспечение параллельного считывания из нескольких ячеек. Устройство с пассивной матричной адресацией индивидуальных ячеек содержит электрически поляризуемый материал, обладающий гистерезисом, первый и второй наборы параллельных электродов, формирующих управляющие шины и шины данных, которые в зонах скрещивания в объеме поляризуемого материала образуют ячейки, содержащие структуры типа конденсатора, а также содержит средства управления и средства детектирования. Способ описывает процесс считывания данных из указанного устройства. 2 н. и 3 з.п. ф-лы, 4 ил.

ГИБРИДНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к гибридным запоминающим устройствам. Технический результат заключается в повышении быстродействия памяти при том же размере и емкости памяти. Описываются запоминающие устройства, контроллеры и электронные устройства, содержащие запоминающие устройства. В одном варианте осуществления изобретения запоминающее устройство содержит энергозависимую память, энергонезависимую память и контроллер, содержащий буфер памяти и логический блок для передачи данных между энергонезависимой памятью и энергозависимой памятью через буфер памяти в ответ на запросы от приложения, при этом данные в буфере памяти являются доступными для приложения. Также раскрываются и заявляются другие варианты осуществления изобретения. 3 н. и 14 з.п. ф-лы, 11 ил.

УСТРОЙСТВО ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ ДЛЯ ДОСТИЖЕНИЯ ВЫСОКОЙ ПРОИЗВОДИТЕЛЬНОСТИ И СПОСОБ РАСПОЛОЖЕНИЯ В НЕМ СИГНАЛЬНЫХ ШИН

Изобретение относится к устройству полупроводниковой памяти. Техническим результатом является высокая производительность указанного устройства без использования отдельной локальной шины ввода-вывода для соединения битовой шины и главных шин ввода-вывода. Устройство содержит банки памяти, множество битовых шин, шин ввода-вывода данных (сигнальных шин), шин выбора столбца (сигнальных шин), словных шин, главную шину ввода-вывода данных, транзисторы считывания, транзисторы для записи, мультиплексор. Способ описывает расположение в нем сигнальных шин. 2 с. и 1 з.п. ф-лы, 13 ил.

УПРАВЛЕНИЕ КОЛЕБАНИЯМИ ИНИЦИАТОРА ВВОДА/ВЫВОДА ПРИ ПЕРЕДАЧЕ

Изобретение относится к средствам обеспечения связи между электронными устройствами. Технический результат - обеспечение схемы ввода/вывода с полным колебанием выходного напряжения для возбуждения выходного сигнала. Схема интерфейса линии передачи включает в себя регулятор напряжения для управления колебанием напряжения схемы интерфейса линии передачи для передачи сигналов. Схема интерфейса линии передачи включает в себя элементы комплементарного инициатора, включающие в себя элемент инициатора р-типа, для подъема напряжения в линии передачи в ответ на высокий логический уровень и элемент инициатора n-типа для понижения напряжения в линии передачи в ответ на логически низкий уровень. Регулятор напряжения соединен между одним из элементов инициирования и соответствующим опорным напряжением для уменьшения колебания напряжения в схеме интерфейса линии передачи. 3 н. и 15 з.п. ф-лы, 14 ил.

ЗАЩИЩЕННЫЙ НАКОПИТЕЛЬ ИНФОРМАЦИИ И СПОСОБ ЗАЩИТЫ ИНФОРМАЦИИ ОТ НЕСАНКЦИОНИРОВАННОГО ДОСТУПА

Изобретение относится к области запоминающих устройств. Технический результат заключается в обеспечении уничтожения информации встраиваемого твердотельного накопителя при угрозе несанкционированного доступа. Технический результат достигается за счет того, что микроконтроллер поочередно подводит к микросхемам памяти и контроллеру твердотельного накопителя напряжение преобразователя, превышающее максимально допустимое напряжение микросхемы памяти, которое разрушает внутренние структуры микросхемы, в результате которого происходит физическое уничтожение ячеек памяти и ядра контроллера твердотельного накопителя. 2 н.п. ф-лы, 1 ил.

УСТРОЙСТВО ОПРЕДЕЛЕНИЯ УГЛА ПОВОРОТА МЕХАНИЧЕСКОЙ ДЕТАЛИ

Полезная модель относится к запоминающим устройствам бесконтактного типа, используется для хранения аналоговых сигналов в цифровых запоминающих устройствах, содержащих аналого-цифровые преобразователи, цифровые накопители и цифроаналоговые преобразователи. Технический результат направлен на обеспечение возможности более точного определения угла поворота механической детали. Технический результат достигается тем, что устройство определения угла поворота механической детали содержит микроконтроллер на программируемой плате Arduino UNO, драйвер двигателя L298n, двигатель, оптопары qrd1114 и диск с кодом Грея, а также программное обеспечение. Применение указанного технического решения позволит более точно определять поворот механизма или детали на определенный угол. И 1 194600 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ ВУ” 194 600” 44 ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ИЗВЕЩЕНИЯ К ПАТЕНТУ НА ПОЛЕЗНУЮ МОДЕЛЬ ММ9К Досрочное прекращение действия патента из-за неуплаты в установленный срок пошлины за поддержание патента в силе Дата прекращения действия патента: 13.01.2020 Дата внесения записи в Государственный реестр: 01.04.2021 Дата публикации и номер бюллетеня: 01.04.2021 Бюл. №10 Стр.: 1 па О0976 1 ЕП

ТЕСТОВАЯ ИНТЕГРАЛЬНАЯ СТРУКТУРА

Изобретение относится к полупроводниковым интегральным схемам. Тестовая интегральная структура содержит первую и вторую клемму для подключения напряжения питания, входные клеммы, блок идентификации, подключенный между первой и второй клеммами, первый и второй блоки защиты входов, выходы которых соединены с одноименными клеммами блока идентификации и объекта контроля, при этом блок идентификации содержит ограничитель напряжения и плавкую перемычку, а ограничитель напряжения выполнен на последовательно соединенных МОП-транзисторах, затворы которых соединены с их соответствующими стоками. 3 ил., 1 табл.

СПОСОБ УПРАВЛЕНИЯ РАБОТОЙ ПОРТА ПОСЛЕДОВАТЕЛЬНОГО ДОСТУПА К ВИДЕОПАМЯТИ

Изобретение относится к способу управления работой порта последовательного доступа к видеопамяти, имеющей порт памяти произвольного доступа - RAM и порт памяти последовательного доступа - SAM. Порт SAM можно перевести из режима "Последовательная запись" - SW в режим "Последовательное считывание" - SR через посредство режима "Считывание - псевдопересылка" RRT без пересылки данных для сравнения исходных данных с данными, считываемыми из порта SAM, при тестировании SAM. Способ позволяет осуществлять проверку на исправность порт RАM и порт SAM на пластинчатом устройстве в процессе массового изготовления двухпортовых запоминающих устройств. 2 з.п.ф-лы, 9 ил.

ТВЕРДОТЕЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ДЛЯ ХРАНЕНИЯ ДАННЫХ, БЕСПРОВОДНЫМ ОБРАЗОМ ПЕРЕДАВАЕМЫХ С ХОСТА, И ДЛЯ БЕСПРОВОДНОЙ ПЕРЕДАЧИ ДАННЫХ НА ХОСТ

... 1. Твердотельное запоминающее устройство для хранения данных, беспроводным образом переданных с хоста, и для беспроводной передачи данных на хост, включающее:радиочастотный модуль (РЧ-модуль), который демодулирует сверхширокополосный сигнал записи, беспроводным образом полученный с хоста, и выдает сигнал записи беспроводного протокола;контроллер беспроводного протокола, имеющий уровень преобразования протокола, который преобразовывает сигнал записи беспроводного протокола в сигнал записи USB-протокола;микроконтроллер, имеющий уровень извлечения функции для извлечения команды записи из сигнала записи USB-протокола и в ответ на эту команду записи управляющий записью данных, извлеченных из сигнала записи USB-протокола, на твердотельную память для сохранения этих данных на твердотельной памяти;причеммикроконтроллер также считывает данные, хранящиеся в твердотельной памяти, в ответ на команду чтения, полученную с хоста, и выводит сигнал чтения USB-протокола на контроллер беспроводного протокола ...

Способ и устройство для воспроизведения звуковых сигналов

Изобретение относится к средствам для воспроизведения звуковых сигналов. Технический результат заключается в повышении качества воспроизведения звуковых сигналов. Получают первый параметр декодирования звуковых сигналов, который является параметром декодирования звуковых сигналов стороннего терминала, внешним образом подключенного к хосту, причем первый параметр декодирования звуковых сигналов используется для описания способности преобразования цифрового звукового сигнала в аналоговый звуковой сигнал. Выбирают устройство с большей способностью преобразования из стороннего терминала и хоста согласно первому и второму параметрам декодирования звуковых сигналов, где второй параметр декодирования является параметром декодирования звуковых сигналов хоста. Воспроизводят звуковые сигналы с использованием выбранного устройства, причем и первый, и второй параметры декодирования звуковых сигналов содержат по меньшей мере схему декодирования звуковых сигналов. Сравнение первого параметра декодирования ...

СХЕМА ДВОЙНОГО ПИТАНИЯ В СХЕМЕ ПАМЯТИ

... 1. Полупроводниковое устройство памяти с двойным напряжением, содержащее: ! множество формирователей записи, принимающих входные сигналы данных низкого напряжения и, в ответ, записывающих значения данных в сердечник памяти; ! схему отслеживания синхронизации, функционирующую для обеспечения задержки сигнала числовой шины высокого напряжения в соответствии со временем, связанным с множеством формирователей записи, записывающих данные в сердечник памяти; и ! множество ячеек памяти, реагирующих на сигнал числовой шины высокого напряжения и на формирователи записи, записывающие значения данных, для сохранения в них данных. ! 2. Полупроводниковое устройство памяти с двойным напряжением по п.1, дополнительно содержащее множество разрядных шин, подключенных к формирователям записи, чтобы принимать значения данных. ! 3. Полупроводниковое устройство памяти с двойным напряжением по п.1, дополнительно содержащее: ! множество схем сдвига уровня адресного сигнала, сконфигурированных с возможностью преобразования ...

УЛУЧШЕНИЕ УСТОЙЧИВОСТИ СЧИТЫВАНИЯ ПАМЯТИ С ИСПОЛЬЗОВАНИЕМ ИЗБИРАТЕЛЬНОЙ ПРЕДВАРИТЕЛЬНОЙ ЗАРЯДКИ

... 1. Устройство памяти, содержащее: ! первую разрядную линию, имеющую первый участок и второй участок; и ! схему распределения заряда, избирательно присоединяемую к первому участку и второму участку, в которой схема распределения заряда сконфигурирована для присоединения и отсоединения первого участка от второго участка. ! 2. Устройство памяти по п.1, в котором первый участок первой разрядной линии предварительно заряжается до первого напряжения, а второй участок первой разрядной линии предварительно заряжается до второго напряжения, отличного от первого напряжения. ! 3. Устройство памяти по п.2, в котором первый участок первой разрядной линии предварительно разряжается до потенциала земли, а второй участок первой разрядной линии предварительно заряжается до напряжения питания. !4. Устройство памяти по п.2, дополнительно содержащее вторую разрядную линию, имеющую первый участок и второй участок, в котором первый участок второй разрядной линии и второй участок второй разрядной линии предварительно ...

ПСЕВДОДВУХПОРТОВАЯ ПАМЯТЬ С СИНХРОНИЗАЦИЕЙ ДЛЯ КАЖДОГО ПОРТА

... 1. Псевдодвухпортовая память, содержащая: ! массив ячеек памяти, при этом каждая ячейка памяти массива представляет собой ячейку памяти с шестью транзисторами; ! первый порт, содержащий первое множество линий ввода адреса и линий ввода синхронизирующих импульсов, при этом первый переход от низкого уровня к высокому первого входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов первого порта вызывает защелкивание адреса в первом множестве линий ввода адреса в псевдодвухпортовой памяти и инициирует первое обращение к памяти массива ячеек памяти; и ! второй порт, содержащий второе множество линий ввода адреса и линию ввода синхронизирующих импульсов, при этом: ! в первом случае: переход от низкого уровня к высокому второго входного синхронизирующего сигнала на линии ввода синхронизирующих импульсов второго порта в течение первого периода времени должен вызвать защелкивание адреса по второму множеству линий ввода адреса в псевдодвухпортовой памяти и должен вызывать инициирование ...

ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (ВАРИАНТЫ)

Предлагаемое полупроводниковое запоминающее устройство, имеющее множество групп блоков памяти, буфер сигнала строба адреса строки, буфер сигнала адреса столбца и выполняющее операцию выборки данных в ответ на информацию о длине пакета и задержка, связанную с системными тактовыми импульсами заранее заданной частоты, содержит прибор для выборки сигнала, который автоматически предзаряжает одну группу блоков памяти из групп блоков памяти по сигналу строба адреса строки и сигналу с информацией о длине пакета и задержке после того, как выполнена операция адресации для группы блоков памяти.

Способ разводки шинных соединений для дифференциального обнаружения тока

ИНТЕГРАЛЬНАЯ СХЕМА С МНОГОПОРТОВОЙ СУПЕРЯЧЕЙКОЙ ПАМЯТИ И СХЕМОЙ КОММУТАЦИИ МАРШРУТА ПЕРЕДАЧИ ДАННЫХ

... 1. Интегральная схема, содержащая:множество запросчиков памяти;суперячейку памяти, которая содержит множество банков памяти, каждый из которых формирует соответствующий диапазон отдельно адресуемых местоположений памяти, при этом суперячейка памяти организована во множество групп банков, при этом каждая из множества групп банков содержит подмножество множества банков памяти и соответствующий выделенный порт доступа, при этом соответствующий выделенный порт доступа для каждой из множества групп банков физически расположен по центру между банками памяти этой группы;коммутационный блок, соединенный между множеством запросчиков памяти и суперячейкой памяти, при этом коммутационный блок выполнен с возможностью, в качестве реакции на запрос памяти со стороны конкретного одного из множества запросчиков памяти, соединять соответствующий маршрут передачи данных между этим конкретным запросчиком памяти и выделенным портом доступа конкретной одной из групп банков, к которой обращен запрос памяти.2 ...

УСТРОЙСТВО И СПОСОБ СВЯЗЫВАНИЯ ОПЕРАЦИЙ В ПАМЯТИ

... 1. Процессор, выполненный с возможностьюоценки критериев связывания операций в памяти, чтобы выборочно идентифицировать возможности связывания операций в памяти в рамках плана доступа к памяти, исоздания комбинированных операций в памяти в соответствии с возможностями связывания операций в памяти, чтобы формировать исправленный план доступа к памяти с ускоренным доступом к памяти.2. Процессор по п.1, в котором исправленный план доступа к памяти использует более широкий канал передачи данных, чем канал передачи данных, применяемый в плане доступа к памяти.3. Процессор по п.1, в котором исправленный план доступа к памяти использует конвейерный доступ к памяти.4. Процессор по п.1, в котором критерии связывания операций в памяти определяют соседние команды загрузки или сохранения.5. Процессор по п.1, в котором критерии связывания операций в памяти определяют общий тип памяти для двух операций в памяти.6. Процессор по п.1, в котором критерии связывания операций в памяти определяют общий регистр ...

СПОСОБ, КОМПЬЮТЕР, ТРАНСПОРТНОЕ СРЕДСТВО И КОМПЬЮТЕРНЫЙ ПРОГРАММНЫЙ ПРОДУКТ ДЛЯ ОБНАРУЖЕНИЯ ОБЪЕКТА В СЛЕПОЙ ЗОНЕ

ФОТОЭЛЕКТРИЧЕСКОЕ ИЛИ ЭЛЕКТРЕТНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО И СПОСОБ УПРАВЛЕНИЯ ПОДОБНЫМ УСТРОЙСТВОМ

... 1. Способ управления ферроэлектрическим или электретным запоминающим устройством, содержащим ячейки памяти на основе тонкопленочного поляризуемого ферроэлектрического или электретного материала, обладающего гистерезисом, например, на основе тонкой ферроэлектрической или электретной полимерной пленки, и первый и второй наборы электродов, взаимно параллельных в пределах одного набора, причем электроды первого и второго наборов расположены, по существу, ортогонально по отношению к электродам другого набора и находятся в прямом или непрямом контакте с тонкопленочным материалом, образующим ячейки памяти, а поляризационное состояние индивидуальных ячеек памяти можно считывать, обновлять или записывать путем подачи соответствующих напряжений на индивидуальные электроды первого и второго наборов, причем способ реализует протокол подачи импульсов напряжения заданной амплитуды и длительности, включающий циклы считывания и записи/обновления, состоящие из временных последовательностей импульсов напряжения ...

Устройство для записи и считывания информации

Изобретение относится к вычислительной технике. Целью изобретения является повышение надежности записи-считывания информации и уменьшение времени доступа . Устройство содержит по меньшей мере один источник модулированного электромагнитного излучения, по меньшей мере один фотоприемник, по меньшей мере два оптико-механических накопителя со сменными оптическими носителями информации . Устройство также содержит библиотеку оптических носителей информации и блок транспортировки. Между источниками модулированного электромагнитного излучения, фотоприемниками и рабочими позициями для оптических носителей информации имеется по меньшей мере один оптический коммутатор . Коммутатор может быть выполнен в виде поворотного светоделителя, оптически сопряженного с фотоприемником и подвижной линзой. Ось вращения поворотного светоделителя, размещенного между рабочими позициями для оптических носителей информации на равном расстоянии от них, направлена параллельно оси вращения носителей информации в виде оптических ...

Prüfverfahren für programmierbare nicht flüchtige Halbleiterspeichervorrichtung

Eine integrierte Halbleiterschaltung

REGISTERSTATUSSCHUTZ WÄHREND LESE-ÄNDERUNG-SCHREIBBETRIEB

DYNAMISCHER SCHREIB-LESESPEICHER UND VERFAHREN ZUM BETREIBEN EINES SOLCHEN

Computer aided design system for digital memory - has data file used to control subdivision of word bits into groups

The computer aided design system is used in the generation of digital memories that have an N bit word length, sub divided into groups. The development system has an input unit (4) for entry of key parameters, RAM (2), ROM (3), limit data file (5), design data (6), display (7) and a printer (8). The processor (1) executed continuous checks to determine of the critical sub division of the bits into groups has been carried out. The process uses the conditions stated in the limit data file as references. ADVANTAGE - Automatic process providing sub division of bits into groups.

DIGITALE DATENVERARBEITUNGSSCHALTUNG

Ausgangsschaltung einer integrierten Halbleiterschaltungsanordnung.

Halbleiterspeicheranordnung

Leseverstärkertreiberschaltung für einen Halbleiterspeicher

Speicheranordnung und serielle/parallele Datenwandlerschaltung

Nichtflüchtiger Halbleiterspeicher mit elektrisch und gemeinsam löschbaren Eigenschaften

Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement.

Bildverarbeitungsgerät

Umfangreiche Datenbusarchitektur

Halbleiterspeicheranordnung und Betriebsverfahren dafür

Stossbetrieb-SRAM zur Benutzung mit Hochgeschwindigkeitstakt

Verfahren zum Vorladen der Eingabe/Ausgabeleitungen einer Speichervorrichtung

LESEVERSTÄRKER FÜR NICHT-FLÜCHTIGEN HALBLEITERSPEICHER

Halbleiterspeicher mit verbesserter Leseanordnung

Integrierter CMOS-statischer RAM

SPEICHEREINHEIT.

Speicherzellenmatrix der Multiporthalbleiterspeicheranordnungstype

Nichtflüchtiger Speicher mit Tastverhältniskorrekturschaltung und Speichervorrichtung mit dem nichtflüchtigen Speicher

Vorgesehen ist ein nichtflüchtiger Speicher (10), welcher einen Taktkontakt (P1) aufweist, welcher konfiguriert ist, um ein externes Taktsignal (CLK) während einer Tastverhältniskorrekturschaltungstrainingsperiode (DCC_PD) zu empfangen; eine Mehrzahl von Speicherchips (100, 200), welche konfiguriert ist, um eine Tastverhältniskorrekturoperation auf einem internen Taktsignal basierend auf dem externen Taktsignal (CLK) durchzuführen, wobei die Mehrzahl von Speicherchips (100, 200) konfiguriert ist, um die Tastverhältniskorrekturoperation parallel während der Trainingsperiode (DCC_PD) durchzuführen; und einen Eingangs-/Ausgangskontakt (P2, P3), welche gemeinsam mit der Mehrzahl von Speicherchips (100, 200) verbunden sind, wobei jeder der Mehrzahl von Speicherchips (100, 200) aufweist: eine Tastverhältniskorrekturschaltung (DCC, 120, 220), welche konfiguriert ist, um die Tastverhältniskorrekturoperation auf dem internen Taktsignal durchzuführen; und einen Ausgangspuffer (140, 240), welcher ...

UNTERHALTUNGSGERÄT, INFORMATIONSPROZESSOR UND TRAGBARER REKORDER

VERFAHREN UND APPARAT FÜR VERTEILTEN DIREKTSPEICHERZUGRIFF IN EINEM SYSTEM AUF EINEM CHIP

Multichip-Programmierung für phasengesteuerte Anordnung

Hier werden Systeme und Verfahren zur Multichip-Programmierung für phasengesteuerte Anordnungen bereitgestellt. In bestimmten Ausführungsformen weist eine Halbleitervorrichtung einen oder mehrere Eingänge, die dazu ausgebildet sind, Rahmendaten zu empfangen, einen internen Speicher, der dazu ausgebildet ist, die empfangenen Rahmendaten zu speichern, und ein Schieberegister, das dazu ausgebildet ist, die Rahmendaten zu empfangen, und mehrere Schieberegister-Bitpositionen aufweist, auf. Die Vorrichtung weist ferner einen Haltespeicher, der dazu ausgebildet ist, einen Befehlstyp zu speichern, einen ersten Multiplexer, der dazu ausgebildet ist, basierend auf dem Befehlstyp wenigstens ein erstes Bit aus dem Schieberegister auszuwählen und das wenigstens eine erste Bit dem Haltespeicher bereitzustellen, einen Ausgang, der dazu ausgebildet ist, die Rahmendaten auszugeben, und einen zweiten Multiplexer, der dazu ausgebildet ist, basierend auf dem Befehlstyp wenigstens ein zweites Bit aus dem Schieberegister ...

Leseverstärkerschaltung

Technologien zur Durchführung einer Orchestrierung mit Online-Analyse von Telemetriedaten

Technologien zur Durchführung einer Orchestrierung mit Online-Analyse von Telemetriedaten umfassen einen Orchestrator-Server zum Zuweisen von Arbeitslasten an jeden aus einer Gruppe verwalteter Knoten, Empfangen von Telemetriedaten, die eine Ressourcennutzung anzeigen, von den verwalteten Knoten, wenn die Arbeitslasten ausgeführt werden, Erzeugen einer Datenanalyse in Abhängigkeit von den Telemetriedaten, wenn die Arbeitslasten ausgeführt werden, Bestimmen von Anpassungen der Arbeitslastzuweisungen in Abhängigkeit von der Datenanalyse, wenn die Arbeitslasten ausgeführt werden, um die Ressourcennutzung unter den verwalteten Knoten zu erhöhen, und Anwenden der bestimmten Anpassungen auf die verwalteten Knoten, wenn die Arbeitslasten ausgeführt werden. Außerdem werden andere Ausführungsformen beschrieben und beansprucht.

Technologien zum Verwalten der Zuweisung von Beschleunigerressourcen

Technologien zum dynamischen Verwalten der Zuweisung von Beschleunigerressourcen enthalten einen Orchestrator-Server. Der Orchestrator-Server hat die Aufgabe, einem verwalteten Knoten eine Arbeitslast zur Ausführung zuweisen, einen vorhergesagten Bedarf für eine oder mehrere Beschleunigerressourcen zu bestimmen, um die Ausführung eines oder mehrerer Jobs innerhalb der Arbeitslast zu beschleunigen, vor dem vorhergesagten Bedarf eine oder mehrere Beschleunigerressourcen bereitzustellen, um den einen oder die mehreren Jobs zu beschleunigen, und dem verwalteten Knoten die eine oder die mehreren bereitgestellten Beschleunigerressourcen zuzuweisen, um die Ausführung des einen oder der mehreren Jobs zu beschleunigen. Andere Ausführungsformen werden ebenfalls beschrieben und beansprucht.

Impulssignalgenerator und Redundanzauswahlsignalgenerator.

DYNAMISCHER RAM-SPEICHER, IN WELCHEM DIE ZEITABSTIMMUNG DES ENDES DES AUSLESENS VON DATEN FRÜHER IST ALS HERKÖMMLICH

Halbleiterspeichervorrichtung

Halbleiterspeichervorrichtung, umfassend: ein Speicherfeld (100) mit einem ersten, zweiten, dritten und vierten Feldblock (10–40), wobei die Feldblöcke in Form einer 2×2-Matrix angeordnet sind und dadurch zwei Zeilen und zwei Spalten von Feldblöcken bilden; eine Vielzahl von zwischen den Zeilen der Feldblöcke angeordneten Anschlußflächen; einen in einem Zentrumsbereich (70) des Speicherfelds angeordneten Datenpfadschaltkreis (50, 112, 114, 122, 124, 212, 214, 222, 224): eine Vielzahl von Datenleitungen (DL), die die Anschlußflächen mit dem Datenpfadschaltkreis verbinden; und eine Vielzahl von Haupteingangs/Ausgangsleitungen (MIO), die die Feldblöcke mit dem Datenpfadschaltkreis verbinden, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ferner einen zwischen den Spalten der Feldblöcke angeordneten Datenpfadsteuerschaltkreis (60) umfaßt; und die Vielzahl der Haupteingangs/Ausgangsleitungen lediglich zwischen den Zeilen der Feldblöcke angeordnet sind.

Medium-Aufnahmevorrichtung zum Aufnehmen und Wiedergeben von mit Eingabe-/Wiedergabesignalen synchronisierten Zeitcodes in und von Aufnahmemedien mit einem UTOC-Bereich sowie ein Aufnahmemedium mit einem UTOC-Bereich

Halbleiterspeichersystem

Video-Doppelzugriffsspeichersystem mit einem halbsynchronen Dateneingang und Datenausgang.

Vorrichtung zur Sicherung und Rückspeicherung einer Registerinformation.

Halbleiterspeicheranordnung

Elektronisches Speichersystem und -verfahren

Sicherheitsschaltung zur Sicherung gespeicherter Daten in einem internen Mikrorechnerspeicher

Boundary Scan-Kette für gestapelten Speicher

Eine Boundary Scan-Kette für gestapelten Speicher. Eine Ausführungsform eines Speichergeräts umfasst ein Systemelement und einen Speicherblock, der eine oder mehrere Speicherchiplagenschichten umfasst, wobei jede Speicherchiplagenschicht Eingabe-Ausgabe-(I/O)-Zellen und eine Boundary Scan-Kette für die I/O-Zellen umfasst. Eine Boundary Scan-Kette einer Speicherchiplagenschicht umfasst einen Scankettenteil für jede der I/O-Zellen, wobei der Scankettenteil für eine I/O-Zelle einen ersten Scanlogik-Multiplexer umfasst, einen Scanlogik-Latch, wobei ein Eingang des Scanlogik-Latches mit einem Ausgang des ersten Scanlogik-Multiplexers gekoppelt ist, und einen Decoder, um Befehlssignale an die Boundary Scan-Kette bereitzustellen.

MONOLITHISCHE STATISCHE SPEICHERZELLE UND VERFAHREN ZU IHREM BETRIEB

System und Verbinder

System (10, 10A) mit einer ersten Vorrichtung (12) und einer zweiten Vorrichtung (14), die über ein Kabel (18) verbunden sind, aufweisend:einen Verbinder (16, 16A) an dem Kabel (18), enthaltendein erstes Verbinderteil (16a), welches mit der ersten Vorrichtung (12) verbunden ist, undein zweites Verbinderteil (16b), welches am ersten Verbinderteil (16a) anbringbar und von ihm abnehmbar ist und welches mit der zweiten Vorrichtung (14) verbunden ist; undeinen Löseschalter (20), der für den Verbinder (16, 16A) vorgesehen ist und betätigt wird, wenn das zweite Verbinderteil (16b) vom ersten Verbinderteil (16a) getrennt wird, wobeidie zweite Vorrichtung (14) und die erste Vorrichtung (12) Speichereinheiten (32, 26) aufweisen, welche jeweils Daten abspeichern,die erste Vorrichtung (12) eingerichtet ist, veranlasst zu werden, einen vorgegebenen Prozess auszuführen, wenn der Löseschalter (20) betätigt wird, während das zweite Verbinderteil (16b) mit dem ersten Verbinderteil (16a) verbunden bleibt ...

Speicherbaustein

Speicherbaustein (700), aufweisend: mehrere industriestandardisierte integrierte dynamische Direktzugriffsspeicher(DRAM)-Schaltkreise (720), die in einer vertikalen Richtung gestapelt sind, wobei die mehreren integrierten DRAM-Schaltkreise einen Arbeitspool (885, 886) von integrierten DRAM-Schaltkreisen und einen Ersatzpool (895) von integrierten DRAM-Schaltkreisen aufweisen; und einen integrierten Pufferschaltkreis (710) zum Bilden einer Schnittstelle zwischen den integrierten DRAM-Schaltkreisen und einem Speicherbus (730) durch Puffer von Adress- und/oder Steuer- und/oder Datensignalen, um elektrische Lasten der integrierten DRAM-Schaltkreise von dem Speicherbus elektrisch zu isolieren, wobei der integrierte Pufferschaltkreis konfiguriert ist, um zumindest einen integrierten DRAM-Schaltkreis von dem Arbeitspool von integrierten DRAM-Schaltkreisen durch zumindest einen integrierten DRAM-Schaltkreis von dem Ersatzpool von integrierten DRAM-Schaltkreisen zu ersetzen.

SPEICHERMODULBAUGRUPPE, DIE TEILWEISE DEFEKTE CHIPS VERWENDET

HALBLEITERSPEICHERANORDNUNG MIT EINER RUECKSETZSIGNALGENERATORSCHALTUNG.

Nichtflüchtige Speicheranordnung, fähig zum Liefern richtiger Lesedaten zu einem bestimmten Zeitpunkt.

LESEVERSTAERKER FUER EINEN NICHTFLUECHTIGEN SPEICHER.

Bildaufnahmesystem

Halbleiterspeichervorrichtung.

Vorladeschaltung für Speicherbus.

Halbleiterspeicheranordnung.

Halbleiterspeicheranordnung.

SPEICHERPATRONE

Hochspannungsarchitektur für nichtflüchtigen Speicher

Es wird ein Verfahren zum Löschen während eines Löschvorgangs einer nichtflüchtigen Speicherzelle (NVM-Zelle) einer Speichervorrichtung offenbart. Das Löschen umfasst das Anlegen eines ersten HV-Signals (VPOS) an eine gemeinsame Sourceleitung (CSL). Die CSL wird von den NVM-Zellen eines Sektors von NVM-Zellen geteilt. Das erste HV-Signal liegt über einer höchsten Spannung einer Stromversorgung. Das Löschen umfasst auch das Anlegen des ersten HV-Signals an eine lokale Bitleitung (BL).

Tragbares MPEG-Schallwiedergabesystem und Wiedergabeverfahren dafür

egrierten Halbleiterschaltkreis unter deren Anwendung und Signalübertragungssystem

AKTIVABSCHLUSSSCHALTUNG UND VERFAHREN ZUR STEUERUNERTEN SCHALTUNGEN

Echotakt auf Speichersystem mit Warteinformationen

Ein Verfahren zum Betreiben einer Doppeldatenraten-Speichervorrichtung, mit folgenden Schritten: Bereitstellen einer bidirektionalen Leitung in einem Systembus der Speichervorrichtung, um ein WAIT_DQS-Signal zu übertragen, wobei das WAIT_DQS-Signal die Funktionalität von (i) einem WAIT-Signal, das in einem Lesezyklus anzeigt, wann gültige Daten auf einem Datenbus vorliegen, und in einem Schreibzyklus, wann ein Speicher bereit ist, um Daten anzunehmen, und (ii) einem Datenübernahme- (DQS-) Signal, das als ein Zeitgebungssignal für gültige Daten dient, aufweist; und Weiterleiten des WAIT_DQS-Signals in einer bidirektionalen Leitung in einem Systembus der Speichervorrichtung, wobei die bidirektionale Leitung mit dem Speicher und einer Systemsteuerung gekoppelt ist.

Videospeicheranordnung.

Integrierter Schaltkreis mit synchronem Halbleiterspeicher, ein Verfahren zum Zugriff auf den besagten Speicher sowie ein System, das einen solchen Speicher beinhaltet

Energieeinsparvorrichtung und -verfahren für Speichervorrichtung mit Delay-Locked Loop

Speichergerät mit:einer Delay-Locked-Loop (DLL) mit einer DLL-Verriegelungszeit;einer Speichervorrichtung (140) mit einer Anfangs-Datenzugriffslatenzzeit (370); undeiner Speichersteuerung (120), die eine Steuerungslatenzzeit aufweist und zum Empfang eines Speicherzugriffsbefehls konfiguriert ist, wobei die Speichersteuerung der DLL (180) einen DLL-Einschaltbefehl auf der Grundlage des Empfangs des Speicherzugriffsbefehls, der Steuerungslatenzzeit (330), der Anfangs-Datenzugriffslatenzzeit (370) und der DLL-Verriegelungszeit liefert,wobei die Summe der Steuerungslatenzzeit (330) und der Anfangs-Datenzugriffslatenzzeit (370) die DLL-Verriegelungszeit (392) überschreitet.

DRAM mit gegen Diaphonie abgeschirmten Bitleitungen.

Speichervorrichtung mit dynamisch betriebenen Bezugsschaltungen

Diese Erfindung betrifft eine Halbleiterspeichervorrichtung, die umfasst: zumindest eine Leseverstärkerschaltung (SAi) zum Lesen von Daten, die aus ausgewählten Speicherzellen in einem Speicherarray erfasst werden, zumindest eine Bezugsschaltung (RSAj), wobei jede Bezugsschaltung (RSAj) eine Nachbildung der Leseverstärkerschaltung (SAi) ist und einen Ausgang (OUTj) aufweist, durch den die Bezugsschaltung (RSAj) eine physikalische Ausgangsgröße liefert, ein Regelnetzwerk, das jede Leseverstärkerschaltung (SAi) und jede Bezugsschaltung (RSAj) mit einem Regelsignal (REG) versorgt, wobei das Regelsignal (REG) aus einer Durchschnittswertbildung der physikalischen Ausgangsgröße über die Zeit und/oder den Raum abgeleitet ist, wobei das Regelnetzwerk eine Steuereinheit (CU) umfasst, die ausgebildet ist, die physikalischen Größen jedes Ausgangs (OUTj) der Bezugsschaltung (RSAj) und einen Zielmittelwert zu summieren, wobei die Steuereinheit ein Regelsignal (REG) basierend auf der Summe liefert, wobei ...

MIT VERRINGERTEM ENERGIEVERBRAUCH ARBEITENDE PUFFERSCHALTUNG.

Speicheranordnung.

Speicheranordnung

Signalübertragungssystem

Magnetspeicher

Schaltung und Anordnung zur Tempeaturüberwachung von chalcogenische Elementen, insbesondere von Phasenänderungsspeicherelementen

Speaking postcard

A speaking postcard is created which exhibits a sound carrier module (16) in the form of an integrated circuit, a battery (9) and a sound transducer (4). The integrated circuit exhibits a ROM memory (1) in which speech is stored in digitised form and can be read out of it so that it is possible to reproduce a spoken text. According to another embodiment, the memory is constructed as a RAM memory (10) and is connected to a microphone (13). In this embodiment, a spoken text can first be stored in the memory and later read out of it. ...

Speichereinheit unter Verwendung eines Speicherelements mit variablem Widerstand und Verfahren zum Bestimmen des Referenzwiderstandes davon

Verfahren und System zur Datenübertragung auf Basis eines flüchtigen und eines nicht-flüchtigen Speichers

HALBLEITERSPEICHERANORDNUNG.

Synchroner dynamischer Speicher

Einrichtung und Verfahren zur Erzeugung von Steuersignalen.

Speicher mit verbessertem Bitzeilenausgleich

БЛОК СЧИТЫВАНИЯ И ВВОДА ПАРАМЕТРОВ

Блок считывания и ввода параметров, содержащий энергонезависимую память, входы и выходы которой, предназначенные для записи, хранения, считывания информации и управления ею, подключены к соответствующим входам-выходам микроконтроллера, последовательный интерфейс, вход-выход которого посредством информационной шины через контакты реле, предназначенные для перекоммутации сигналов в информационной шине, подсоединен к разъему, предназначенному для подключения переносного модуля к контроллеру станции управления или персональному компьютеру, выход-вход последовательного интерфейса подключен к соответствующим другим входам-выходам микроконтроллера, к входам микроконтроллера, для подачи сигналов управления, подключена клавиатура, а к выходам - панель индикации, еще один выход микроконтроллера соединен с входом транзисторного ключа, нагрузкой которого является обмотка реле, микроконтроллер предназначен для считывания и запоминания информации из памяти контроллера станции управления, передачи ее в энергонезависимую память, формирования и передачи сигнала, содержащего информацию на станцию управления или персональному компьютеру, подключения энергонезависимой памяти к последовательному интерфейсу, для считывания и запоминания информации из энергонезависимой памяти и передачи ее в память контроллера станции управления. (19) RU (11) 20 192 (13) U1 (51) МПК G11C 7/00 (2000.01) G06F 3/00 (2000.01) РОССИЙСКОЕ АГЕНТСТВО ПО ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К СВИДЕТЕЛЬСТВУ (21), (22) Заявка: 2001113797/20 , 25.05.2001 (24) Дата начала отсчета срока действия патента: 25.05.2001 (46) Опубликовано: 20.10.2001 (72) Автор(ы): Полянский Г.В., Плужников В.А., Горохов В.Е. (73) Патентообладатель(и): Открытое акционерное общество "Борец" Ñòðàíèöà: 1 U 1 2 0 1 9 2 R U U 1 (57) Формула полезной модели Блок считывания и ввода параметров, содержащий энергонезависимую память, входы и выходы которой, предназначенные для записи, хранения, считывания информации и управления ею, ...

Methods, structures, and devices for reducing operational energy in phase change memory

Methods of forming and operating phase change memory devices include adjusting an activation energy barrier between a metastable phase and a stable phase of a phase change material in a memory cell. In some embodiments, the activation energy barrier is adjusted by applying stress to the phase change material in the memory cell. Memory devices include a phase change memory cell and a material, structure, or device for applying stress to the phase change material in the memory cell. In some embodiments, a piezoelectric device may be used to apply stress to the phase change material. In additional embodiments, a material having a thermal expansion coefficient greater than that of the phase change material may be positioned to apply stress to the phase change material.

Nonvolatile memory apparatus

A nonvolatile memory device includes: a data transmission line configured to transmit internal configuration data; a data path control unit configured to control a data transmission path direction of the data transmission line according to control of a test signal; and a configuration data latch unit configured to latch a signal transmitted through the data transmission line or drive a latched signal to the data transmission line, according to control of the test signal.

Output enable signal generation circuit of semiconductor memory

An output enable signal generation circuit of a semiconductor memory includes: a latency signal generation unit configured to generate a latency signal for designating activation timing of a data output enable signal in response to a read signal and a CAS latency signal; and a data output enable signal generation unit configured to control the activation timing and deactivation timing of the data output enable signal in response to the latency signal and a signal generated by shifting the latency signal based on a burst length (BL).

СТЕНД МОБИЛЬНОГО ПРОГРАММИРОВАНИЯ ЭЛЕМЕНТОВ ПРОГРАММИРУЕМЫХ ПОСТОЯННЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ

Стенд мобильного программирования элементов программируемых постоянных запоминающих устройств (ППЗУ), содержащий первую электронно-вычислительную машину (ЭВМ), адаптер последовательного интерфейса, первый адаптер локальной вычислительной сети (ЛВС), коммутатор локальной вычислительной сети (КЛВС), второй адаптер ЛВС, вторую ЭВМ, адаптер интерфейса долговременных запоминающих устройств, системную интерфейсную магистраль (СИМ), при этом к первой ЭВМ подключены первый адаптер последовательного интерфейса и первый адаптер ЛВС, вход-выход адаптера последовательного интерфейса образует первый вход-выход последовательного интерфейса стенда, КЛВС имеет, по меньшей мере, три входа-выхода, к первому и второму из которых подключены соответственно первый и второй адаптеры ЛВС, а остальные образуют входы-выходы ЛВС стенда, вход-выход последовательного интерфейса второй ЭВМ образует второй вход-выход последовательного интерфейса стенда, первый вход-выход для подключения ППЗУ образован входом-выходом интерфейса устройств памяти второй ЭВМ, второй адаптер ЛВС, вторая ЭВМ и адаптер интерфейса долговременных запоминающих устройств соединены между собой при помощи СИМ, вход-выход адаптера интерфейса долговременных запоминающих устройств образует второй вход-выход для подключения ППЗУ, первая ЭВМ выполнена с возможностью выдачи по ЛВС данных, предназначенных для записи в программируемые ППЗУ, а также с возможностью выдачи по последовательному интерфейсу данных, предназначенных для записи во внутренние энергонезависимые запоминающие устройства настраиваемых при помощи стенда ЭВМ, вторая ЭВМ выполнена с возможностью загрузки программного обеспечения как с ППЗУ, подключаемого к входу-выходу интерфейса устройств памяти второй ЭВМ, так и с ППЗУ, подключаемого к входу-выходу адаптера интерфейса долговременных запоминающих устройств, вторая ЭВМ выполнена с возможностью задания ее конфигурационных параметров по последовательному интерфейсу, а также с возможностью приема данных для записи в ...

БЫСТРОДЕЙСТВУЮЩИЙ ИНТЕГРИРУЮЩИЙ УСИЛИТЕЛЬ НА КМОП-ТРАНЗИСТОРАХ

Быстродействующий интегрирующий усилитель на КМОП-транзисторах, содержащий входной интегрирующий конденсатор, цепь разряда, подключенную первым и вторым выводами к первому и второму выводу входного интегрирующего конденсатора соответственно, причем первый вывод входного интегрирующего конденсатора является входом усилителя, полосовой усилитель напряжения, содержащий первый усилительный каскад, первый вывод которого подключен к источнику питания, делитель обратной связи с разделительным конденсатором, который подключен к инвертирующему входу первого усилительного каскада, отличающийся тем, что в него введены второй усилительный каскад и выходное устройство выборки-хранения, а полосовой усилитель напряжения выполнен с возможностью инвертирования фазы входного сигнала и содержит усилительный транзистор первого усилительного каскада, вторую цепь нагрузки первого усилительного каскада, вход которой является первым выводом первого усилительного каскада, конденсатор обратной связи, цепь сдвига уровня, первую и вторую схемы имитации резистора на переключаемых конденсаторах делителя обратной связи, а цепь разряда выполнена в виде ключевого транзистора, затвор которого является управляющим входом усилителя, а первый и второй выводы являются соответственно первым и вторым выводами цепи разряда, причем второй усилительный каскад содержит первую цепь нагрузки, усилительный транзистор, исток которого подключен к общему проводу, а затвор подключен к первому выводу входного интегрирующего конденсатора, первому выводу цепи разряда и является входом усилителя, а вход и выход первой цепи нагрузки, соответственно подключены к источнику питания, и ко второму выводу входного интегрирующего конденсатора, стоку усилительного транзистора и входу полосового усилителя напряжения, являющемуся входом первой схемы имитации резистора на переключаемых конденсаторах с первым и вторым управляющими входами, выход которого подключен к первому выводу разделительного конденсатора, второй вывод ...

УСТРОЙСТВО СОПРЯЖЕНИЯ С ЭВМ

Устройство сопряжения с ЭВМ, содержащее последовательно соединенные аналогово-цифровой преобразователь, оперативно-запоминающее устройство, блок передачи информации, интерфейс с электронно-вычислительной машиной, отличающееся тем, что дополнительно введен блок суммирования, вход которого подключен к выходу аналогово-цифрового преобразователя, выход блока суммирования соединен со входом оперативно-запоминающего устройства, а вход обнуления блока суммирования через интерфейс связан с выходом электронно-вычислительной машины, а также через интерфейс выход электронно-вычислительной машины соединяется с входом оперативно запоминающего устройства и входом блока передачи информации, управление работой которыми производится электронно-вычислительной машиной. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 55 497 (13) U1 (51) МПК G11C 7/10 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2006105012/22 , 20.02.2006 (24) Дата начала отсчета срока действия патента: 20.02.2006 (45) Опубликовано: 10.08.2006 (73) Патентообладатель(и): Военная академия Ракетных войск стратегического назначения имени Петра Великого (RU) U 1 5 5 4 9 7 R U Ñòðàíèöà: 1 U 1 Формула полезной модели Устройство сопряжения с ЭВМ, содержащее последовательно соединенные аналогово-цифровой преобразователь, оперативно-запоминающее устройство, блок передачи информации, интерфейс с электронно-вычислительной машиной, отличающееся тем, что дополнительно введен блок суммирования, вход которого подключен к выходу аналогово-цифрового преобразователя, выход блока суммирования соединен со входом оперативно-запоминающего устройства, а вход обнуления блока суммирования через интерфейс связан с выходом электронно-вычислительной машины, а также через интерфейс выход электронно-вычислительной машины соединяется с входом оперативно запоминающего устройства и входом блока передачи информации, управление работой которыми производится ...

НОСИТЕЛЬ БИОМЕТРИЧЕСКОЙ ИНФОРМАЦИИ

1. Носитель биометрической информации об образах разнородных биометрических объектов, одним из которых является лицо, а вторым - ладонь или пальцы, которые размещены в одном кадре или в соответствующих кадрах, входящих в серию последовательных кадров, и предназначены для идентификационной экспертизы; указанный носитель связан с устройством отображения, позволяющим визуализировать образы биометрических объектов. 2. Носитель биометрической информации по п.1, отличающийся тем, что лицо и ладонь отображены в разном масштабе. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 64 890 (13) U1 (51) МПК A61B 5/117 (2006.01) G11C 7/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2007100944/22 , 09.01.2007 (24) Дата начала отсчета срока действия патента: 09.01.2007 (45) Опубликовано: 27.07.2007 (73) Патентообладатель(и): Бичигов Владимир Николаевич (RU), Зайцев Павел Анатольевич (RU), Моксин Александр Владимирович (RU), Шапшал Иван Борисович (RU) U 1 6 4 8 9 0 R U Ñòðàíèöà: 1 U 1 Формула полезной модели 1. Носитель биометрической информации об образах разнородных биометрических объектов, одним из которых является лицо, а вторым - ладонь или пальцы, которые размещены в одном кадре или в соответствующих кадрах, входящих в серию последовательных кадров, и предназначены для идентификационной экспертизы; указанный носитель связан с устройством отображения, позволяющим визуализировать образы биометрических объектов. 2. Носитель биометрической информации по п.1, отличающийся тем, что лицо и ладонь отображены в разном масштабе. 6 4 8 9 0 (54) НОСИТЕЛЬ БИОМЕТРИЧЕСКОЙ ИНФОРМАЦИИ R U Адрес для переписки: 620100, г.Екатеринбург, а/я 1008, пат.пов. Г.Н. Шаховой, рег.№ 873 (72) Автор(ы): Бичигов Владимир Николаевич (RU), Зайцев Павел Анатольевич (RU), Моксин Александр Владимирович (RU), Шапшал Иван Борисович (RU) RU 5 10 15 20 25 30 35 40 45 50 64 890 U1 Полезная модель относится к области биометрии и ...

БЛОК ХРАНЕНИЯ И ПЕРЕДАЧИ ДАННЫХ И КОНСТРУКЦИЯ БЛОКА

1. Блок хранения и передачи данных, содержащий последовательно соединенные энергонезависимый блок памяти, микроконтроллер и интерфейс RS 232 или RS 485, отличающийся тем, что он дополнительно содержит интерфейс USB, соединенный с микроконтроллером. 2. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит элементы индикации. 3. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит органы управления. 4. Конструкция блока хранения и передачи данных, содержащая корпус, на одной из панелей которого установлен разъем интерфейса RS 232 или RS 485 для подключения блока к внешним устройствам, внутри корпуса размещена плата с установленными на ней электронными компонентами, отличающаяся тем, что на одной из свободных панелей корпуса установлен разъем интерфейса USB. 5. Конструкция блока хранения и передачи данных по п.4, отличающаяся тем, что она содержит элементы индикации. 6. Конструкция блока хранения и передачи данных по п.4, отличающаяся тем, что она содержит органы управления. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) 66 586 (13) U1 (51) МПК G11C 7/00 (2006.01) G06F 3/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2007113055/22 , 10.04.2007 (24) Дата начала отсчета срока действия патента: 10.04.2007 (45) Опубликовано: 10.09.2007 (73) Патентообладатель(и): ЗАКРЫТОЕ АКЦИОНЕРНОЕ ОБЩЕСТВО "ЭЛЕКТОН" (RU) Ñòðàíèöà: 1 U 1 6 6 5 8 6 R U U 1 Формула полезной модели 1. Блок хранения и передачи данных, содержащий последовательно соединенные энергонезависимый блок памяти, микроконтроллер и интерфейс RS 232 или RS 485, отличающийся тем, что он дополнительно содержит интерфейс USB, соединенный с микроконтроллером. 2. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит элементы индикации. 3. Блок хранения и передачи данных по п.1, отличающийся тем, что он содержит органы управления. 4. Конструкция блока хранения и передачи ...

ПОРТАТИВНОЕ УСТРОЙСТВО КОПИРОВАНИЯ ФАЙЛОВ

1. Портативное устройство копирования файлов содержит: микроконтроллер; электрически связанные с микроконтроллером, по меньшей мере, два Host контроллера и соответствующие им USB разъемы; индикатор, имеющий возможность отображать названия файлов, хранимых в памяти подключенных устройств, и служебные символы; клавиши управления, предназначенные для навигации по меню и файловой системе устройств, подключенных к USB разъемам; блок питания, электрически связанный с микроконтроллером. 2. Портативное устройство копирования файлов по п.1, отличающееся тем, что дополнительно содержит, по меньшей мере, одно устройство считывания, по меньшей мере, одного носителя, выполненного в виде энергонезависимой памяти. 3. Портативное устройство копирования файлов по п.2, отличающееся тем, что устройство считывания, по меньшей мере, одного носителя, выполненного в виде энергонезависимой памяти, позволяет считывать карту одного из следующих форматов CompactFlash, MultiMediaCard, Secure Digital, miniSD, Memory Stick, Memory Stick Duo Pro или др. 4. Портативное устройство копирования файлов по п.1, отличающееся тем, что дополнительно содержит запоминающее устройство, выполненное в виде энергонезависимой памяти, предназначенное для временного хранения переносимых файлов. 5. Портативное устройство копирования файлов по п.1, отличающееся тем, что микроконтроллер осуществляет следующие операции: определение подключенных USB устройств, поддерживающих стандарт USB Mass Storage Class Specification Overview; считывание файловой структуры стандарта USB Mass Storage Class Specification Overview; вывод на индикатор перечня файлов и папок файловой структуры и служебной информации; копирование, выбранных клавишами управления, файлов или папок с одного USB устройства на другое. 6. Портативное устройство копирования файлов по п.1, отличающееся тем, что дополнительно содержит модуль инфракрасного приемопередатчика и/или приемопередатчика на основе Bluetooth соединения электрически связанного(ых) с ...

УСТРОЙСТВО ДЛЯ РАЗМЕЩЕНИЯ И ХРАНЕНИЯ СЪЕМНЫХ НАКОПИТЕЛЕЙ ИНФОРМАЦИИ

Устройство для размещения и хранения съемных накопителей информации, снабженных электрическими контактами, включающее корпус, содержащий два или более гнезд для фиксации съемных накопителей информации, отличающееся тем, что каждое из гнезд снабжено электрическими контактами, соответствующими электрическим контактам съемных накопителей информации, при этом устройство снабжено коммутатором, выполненным с возможностью подключения электрических контактов одного или нескольких гнезд к устройству чтения и/или записи информации. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 80 264 U1 (51) МПК G11C 7/00 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ, ПАТЕНТАМ И ТОВАРНЫМ ЗНАКАМ (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21), (22) Заявка: 2008125690/22, 17.06.2008 (24) Дата начала отсчета срока действия патента: 17.06.2008 (45) Опубликовано: 27.01.2009 (72) Автор(ы): Беляев Дмитрий Анатольевич (RU) (73) Патентообладатель(и): Беляев Дмитрий Анатольевич (RU) R U Адрес для переписки: 192007, Санкт-Петербург, а/я 146, ООО "АИС поли-ИНФОРМ-патент" U 1 8 0 2 6 4 R U Ñòðàíèöà: 1 ru CL U 1 Формула полезной модели Устройство для размещения и хранения съемных накопителей информации, снабженных электрическими контактами, включающее корпус, содержащий два или более гнезд для фиксации съемных накопителей информации, отличающееся тем, что каждое из гнезд снабжено электрическими контактами, соответствующими электрическим контактам съемных накопителей информации, при этом устройство снабжено коммутатором, выполненным с возможностью подключения электрических контактов одного или нескольких гнезд к устройству чтения и/или записи информации. 8 0 2 6 4 (54) УСТРОЙСТВО ДЛЯ РАЗМЕЩЕНИЯ И ХРАНЕНИЯ СЪЕМНЫХ НАКОПИТЕЛЕЙ ИНФОРМАЦИИ U 1 U 1 8 0 2 6 4 8 0 2 6 4 R U R U Ñòðàíèöà: 2 RU 5 10 15 20 25 30 35 40 45 50 80 264 U1 Полезная модель относится к устройствам, предназначенным для размещения, хранения и транспортировки накопителей информации, снабженных электрическими контактами, в частности, ...

УСТРОЙСТВО СЧИТЫВАНИЯ СИГНАЛОВ В ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

Устройство считывания сигналов в запоминающих устройствах, содержащее усилитель считывания, входы которого соединены с входом информационного сигнала и с входом стробирующего сигнала, выходной усилитель, устройство также содержит усилитель эталонного сигнала, коррелятор, формирователь корреляционного сигнала, элемент И, элемент НЕ и элемент неравнозначность, выход которого является первым выходом устройства считывания, вход элемента неравнозначность подсоединен к выходу формирователя корреляционного сигнала, один из входов которого подключен к выходу коррелятора, а другой его вход соединен с входом устройства уровня дискриминации и с вторым входом выходного усилителя, подключенного к одному из входов элемента И, на другой вход которого подается сигнал с выхода формирователя корреляционного сигнала, выход элемента И подается на второй выход устройства считывания и на вход элемента НЕ, подсоединенного к третьему выходу устройства считывания, первый вход коррелятора подключен к входу усилителя считывания и к первому входу выходного усилителя, второй вход коррелятора соединен с выходом усилителя эталонного сигнала, подключенного к входу стробирующего сигнала и к входу эталонного сигнала. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 7/06 (13) 122 522 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2012131261/08, 23.07.2012 (24) Дата начала отсчета срока действия патента: 23.07.2012 (45) Опубликовано: 27.11.2012 Бюл. № 33 1 2 2 5 2 2 R U Формула полезной модели Устройство считывания сигналов в запоминающих устройствах, содержащее усилитель считывания, входы которого соединены с входом информационного сигнала и с входом стробирующего сигнала, выходной усилитель, устройство также содержит усилитель эталонного сигнала, коррелятор, формирователь корреляционного сигнала, элемент И, элемент НЕ и элемент неравнозначность, выход которого является первым выходом устройства считывания, вход элемента ...

СХЕМА ХРАНЕНИЯ И СЧИТЫВАНИЯ ИНФОРМАЦИИ ЭНЕРГОНЕЗАВИСИМОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Схема хранения и считывания информации энергонезависимого запоминающего устройства, содержащая матрицу элементов памяти, в каждой строке которой входы выборки элементов памяти соединены и являются соответствующим входом выборки строки, а у элементов памяти, составляющих столбцы, информационные входы-выходы соединены с истоками соответствующих n-канальных МОП-транзисторов выборки столбцов матрицы, затворы которых являются входами выборки столбцов, столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки эталонного столбца, затвор которого является входом выборки эталонного столбца, первый и второй потенциалозадающие р-канальные МОП-транзисторы, токозадающий р-МОП-транзистор, затвор которого соединен с затвором и стоком первого потенциалозадающего р-МОП-транзистора и со стоком n-МОП-транзистора выборки эталонного столбца, истоки первого и второго потенциалозадающих и токозадающего р-МОП-транзисторов подключены к шине положительного напряжения питания, отличающаяся тем, что дополнительно содержит первый и второй ключевые р-МОП-транзисторы, истоки которых подключены к шине положительного напряжения питания, затворы соединены и являются входом разрешения считывания устройства, а стоки соответственно соединены со стоками n-МОП-транзисторов выборки столбцов матрицы и со стоком n-МОП-транзистора выборки эталонного столбца, второй столбец эталонных элементов памяти, входы выборки которых подключены к соответствующим входам выборки строк, а информационные входы-выходы соединены с истоком n-МОП-транзистора выборки второго эталонного столбца, затвор которого является входом выборки второго эталонного столбца, а сток соединен со стоками и затворами первого и второго потенциалозадающих р-МОП-транзисторов, сток токозадающего р-МОП-транзистора соединен со стоками n-МОП-транзисторов выборки столбцов матрицы и с информационным выходом устройства. РОССИЙСКАЯ ...

УСТРОЙСТВО ВОСПРОИЗВЕДЕНИЯ СИГНАЛОВ В ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

Устройство воспроизведения сигналов в запоминающих устройствах, содержащее усилитель считывания сигналов, подключенный к входу информационного сигнала и к входу сигнала стробирования, выходной усилитель, отличающееся тем, что устройство содержит первый и второй сумматоры, интегратор, инвертор и дополнительный усилитель считывания сигналов, информационный вход которого подключен к входу эталонного сигнала и к входу сигнала стробирования, выход дополнительного усилителя считывания соединен с входом инвертора, выход которого подключен к одному из входов первого сумматора, другой вход которого соединен с выходом усилителя считывания сигналов, выход первого сумматора подключен к входу интегратора, выход которого подсоединен к одному из входов второго сумматора, второй вход которого подключен к входу опорного напряжения дискриминации, выход второго сумматора подсоединен к входу уровня дискриминации выходного усилителя, на информационный вход которого приходит сигнал усилителя считывания, а выход выходного усилителя является выходом устройства. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 7/00 (13) 134 686 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2013119213/08, 25.04.2013 (24) Дата начала отсчета срока действия патента: 25.04.2013 (45) Опубликовано: 20.11.2013 Бюл. № 32 1 3 4 6 8 6 R U Формула полезной модели Устройство воспроизведения сигналов в запоминающих устройствах, содержащее усилитель считывания сигналов, подключенный к входу информационного сигнала и к входу сигнала стробирования, выходной усилитель, отличающееся тем, что устройство содержит первый и второй сумматоры, интегратор, инвертор и дополнительный усилитель считывания сигналов, информационный вход которого подключен к входу эталонного сигнала и к входу сигнала стробирования, выход дополнительного усилителя считывания соединен с входом инвертора, выход которого подключен к одному из входов первого сумматора, другой вход ...

БЛОК ВОСПРОИЗВЕДЕНИЯ СИГНАЛОВ В ЗАПОМИНАЮЩИХ УСТРОЙСТВАХ

Блок воспроизведения сигналов в запоминающих устройствах, содержащий первый фильтр сигнала, подключенный к первому входу блока, выход первого фильтра подсоединен к входу первого усилителя сигнала, второй вход которого подключен к входу синхронизации блока, дискриминатор, выход которого подключен к первому входу выходного усилителя, на второй вход которого подается сигнал с входа синхронизации блока, отличающийся тем, что в блок введен сумматор, первый вход которого подключен к выходу усилителя воспроизведения, а второй вход сумматора соединен с выходом второго усилителя, первый вход которого подключен к выходу фильтра эталонного сигнала, первый вход которого соединен с третьим входом блока, выход сумматора соединен с первым входом дискриминатора, на второй вход которого подается сигнал синхронизации с входа блока, выход сумматора подключен к первому входу дискриминатора, второй вход которого соединен с входом блока и с входом выходного усилителя, другой вход которого подключен к первому входу выходного усилителя, выход которого является выходом блока. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (51) МПК G11C 7/00 (13) 145 415 U1 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2014108471/08, 05.03.2014 (24) Дата начала отсчета срока действия патента: 05.03.2014 (45) Опубликовано: 20.09.2014 Бюл. № 26 1 4 5 4 1 5 R U Формула полезной модели Блок воспроизведения сигналов в запоминающих устройствах, содержащий первый фильтр сигнала, подключенный к первому входу блока, выход первого фильтра подсоединен к входу первого усилителя сигнала, второй вход которого подключен к входу синхронизации блока, дискриминатор, выход которого подключен к первому входу выходного усилителя, на второй вход которого подается сигнал с входа синхронизации блока, отличающийся тем, что в блок введен сумматор, первый вход которого подключен к выходу усилителя воспроизведения, а второй вход сумматора соединен с выходом второго усилителя, ...

УСТРОЙСТВО РЕГИСТРАЦИИ ДАННЫХ

Устройство регистрации данных, содержащее контроллер коммутационной матрицы, коммутационную матрицу, Μ входных буферов, входы которых являются внешними входами устройства регистрации данных, N выходных буферов, где N целое число большее либо равное единице, причем выход контроллера коммутационной матрицы соединен с первым входом коммутационной матрицы, второй выход каждого из Μ входных буферов соединен с соответствующим из Μ входом коммутационной матрицы, каждый из N выходов коммутационной матрицы подключен к входу соответствующего из N выходных буферов, отличающийся тем, что дополнительно введены N контроллеров регистрации и N блоков памяти, причем количество входных буферов где С - среднее значение скорости записи данных в блок памяти с выхода одного выходного буфера, R - среднее значение скорости потока данных на входе одного входного буфера, первый выход каждого из Μ входных буферов соединен с первым входом контроллера коммутационной матрицы, первый выход каждого из N выходных буферов соединен со вторым входом контроллера коммутационной матрицы, второй выход каждого из N выходных буферов соединен с входом соответствующего из N контроллера регистрации, вход-выход каждого из N контроллера регистрации соединен с входом-выходом соответствующего из N блока памяти, а выход каждого из N контроллера регистрации соединен с третьим входом контроллера коммутационной матрицы. РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) RU (11) (13) 158 947 U1 (51) МПК G06F 17/40 (2006.01) G11C 7/10 (2006.01) H04Q 3/52 (2006.01) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ (12) ОПИСАНИЕ (21)(22) Заявка: ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ 2015140153/08, 21.09.2015 (24) Дата начала отсчета срока действия патента: 21.09.2015 (45) Опубликовано: 20.01.2016 Бюл. № 2 1 5 8 9 4 7 R U Формула полезной модели Устройство регистрации данных, содержащее контроллер коммутационной матрицы, коммутационную матрицу, Μ входных буферов, входы которых являются внешними входами устройства регистрации данных, N выходных буферов, где ...

СПОСОБ СОЗДАНИЯ СИСТЕМЫ ДИСТАНЦИОННОГО ОБУЧЕНИЯ

Способ создания системы дистанционного обучения, включающий регистрацию центром дистанционного обучения веб-сайта в сети Интернет, размещение на веб-сайте центра условий пользования системой и привлечения в систему, регистрацию электронного адреса и логинов связи центра, создание образовательной базы дистанционного обучения в виде аудио-, видео и тестовых материалов путем переноса информации на жесткие диски компьютеров и электронные носители, формирование архива и библиотеки на основе образовательной базы; регистрацию пользователей, формирование базы их персональных данных и электронных адресов, логинов, логинов скайпа, передачу информации на персональные компьютеры пользователей, установление связи между центром и пользователями с помощью телефона, факса, электронной почты, скайпа, осуществления текущего контроля знаний, отличающийся тем, что систему формируют на основе разработанной компьютерной программы и на компенсационной основе, учебную аудиторию поставляют видеокамерой, микрофоном, записывающим устройством DVR, оборудованием для Интернет-связи, видео-аудио-изображения учебного процесса передают на записывающее устройство DVR, с которого оно через Интернет-провайдера переходит с помощью роутера или оборудования Интернет-провайдера на отдельный сервер для размещения контента, на сервере видео-аудио-изображения учебного процесса сжимают до формата, который является допустимым для показа на веб-сайте центра, с задержкой 1-5 минут ретранслируют на веб-сайте; дополнительно на веб-сайт размещают чат, приветствия, форум, рекламу, игры, сведения об условиях оплаты услуг, контакты служб технической поддержки, а также аналитического и информационного обслуживания; центр осуществляет связи между участниками системы: пользователями, партнерами и банками на договорной основе; центр использует известные оптимальные технологии для обеспечения конфиденциальности персональных данных пользователей; оплату услуг пользователи осуществляют после регистрации через платежные ...

Отказоустойчивый цифровой преобразователь информации для управления дискретными процессами

Полезная модель относится к отказоустойчивым цифровым преобразователям информации для управления дискретными процессами. Технический результат заключается в повышении надежности преобразователя. Указанный результат достигается за счет применения отказоустойчивого цифрового преобразователя информации для управления дискретными процессами, который содержит мажорирующий блок, и конечный автомат с памятью, включающий входную комбинационную схему, блок памяти, выходную комбинационную схему и цепь обратной связи, подключенную ко входу входной комбинационной схемы. В качестве блока памяти установлен троированный блок, и выходы каждого экземпляра троированного блока подключены к входам мажорирующего блока, выходы которого подключены ко входам входной комбинационной схемы и по цепи обратной связи со входами входной комбинационной схемы, мажорирующий блок содержит два элемента задержки, выходы которых подключены к двум экземплярам троированного блока памяти, а их входы подключены к внешнему входу синхронизации, мультиплексор, входы которого подключены к выходам входной комбинационной схемы и к выходам мажорирующего блока, а выход подключен к входам блоков памяти, и блок регистрации ошибок, входы которого подключены к выходам мажорирующего блока и внешнему входу синхронизации. Ц 1 174640 ко РОССИЙСКАЯ ФЕДЕРАЦИЯ (19) ФЕДЕРАЛЬНАЯ СЛУЖБА ПО ИНТЕЛЛЕКТУАЛЬНОЙ СОБСТВЕННОСТИ > © а х& < р. — = о) >= „> 2 272 р... И 2%. ее п РЦ ‘’ (50) МПК СОбЕ 11007 (2006.01) (12) ОПИСАНИЕ ПОЛЕЗНОЙ МОДЕЛИ К ПАТЕНТУ (21)(22) Заявка: 2017120753, 14.06.2017 (24) Дата начала отсчета срока действия патента: 14.06.2017 Дата регистрации: 24.10.2017 Приоритет(ы): (22) Дата подачи заявки: 14.06.2017 (45) Опубликовано: 24.10.2017 Бюл. № 30 Адрес для переписки: 195251, Санкт-Петербург, ул. Политехническая, 29, Центр интеллектуальной собственности ФГАОУ ВО "СПбПУ" (72) Автор(ы): Егоров Игорь Валерьевич (КП), Мелехин Виктор Федорович (КП) (73) Патентообладатель(и): федеральное государственное автономное ...

Dynamically setting burst length of double data rate memory device by applying signal to at least one external pin during a read or write transaction

One or more external control pins and/or addressing pins on a memory device are used to set one or both of a burst length and burst type of the memory device.

Semiconductor memory device and method of operating the same

A semiconductor memory device includes a data coding logic for generating converted data groups and a inverted flag data from original data groups received by the semiconductor memory device. The number of zeros in the converted data groups is less than or equal to the number of zeros in the original data groups. The semiconductor memory device also includes data decoding logic for generating the original data groups from the converted data groups and the inverted flag data. A peripheral circuit may be enabled to program the converted data groups and the inverted flag data into the memory cells and read the converted data groups and the inverted flag data from the memory cells. A control logic may be enabled to generate control signals for the data coding logic, the data decoding logic, and the peripheral circuit.

Semiconductor memory device

A semiconductor memory device includes an open-loop-type delay locked loop (DLL) configured to generate a clock signal locked by reflecting a first delay amount which actually occurs in a data path and a second delay amount which is required for locking the clock signal, a latency control unit configured to shift an inputted command according to a latency code value corresponding to the first delay amount and latency information, and output the shifted command, and an additional delay line configured to delay the shifted command according to a delay code value corresponding to the second delay amount, and output the command of which operation timing is controlled.

Precharging circuit and semiconductor memory device including the same

A semiconductor memory device includes a write driver for transmitting data loaded on a global line to a local line pair, a read driver for transmitting data loaded on the local line pair to the global line, a core region for storing data loaded on the local line pair or provide stored data to the local line pair, and a precharging circuit configured to precharge the local line pair by selectively using a first voltage and a second voltage in response to a precharge control signal and an operation mode signal, wherein the second voltage is lower than the first voltage.

Composition comprising various proteorhodopsins and/or bacteriorhodopsins and use thereof

The present invention provides a solid material comprising an immobilized mixture of two or more proteorhodopsins, two or more bacteriorhodopsins, or one or more bacteriorhodopsin and one or more proteorhodopsins. The proteorhodopsins are selected from the group consisting of all-trans-retinal-containing proteorhodopsins and retinal analog-containing proteorhodopsins; all of which have absorption spectra that do not overlap. The bacteriorhodopsins are selected from the group consisting of all-trans-retinal-containing bacteriorhodopsins and retinal analog-containing bacteriorhodopsins; all of which have absorption spectra that do not overlap. The present invention also provides an optical information carrier, such as an optical data storage material and a fraud-proof optical data carrier, comprising the above-described solid material and a substrate selected from the group consisting of glass, paper, metal, fabric material, and plastic material, wherein said solid material is deposited on said substrate. The present invention further provides security ink comprising one or more hydrophilic polymers and a mixture of various photochromic materials.

Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory

An integrated circuit bit line driver system includes a plurality of bit line drivers coupled to respective bit lines of an array of non-volatile memory cells. Each of the bit line drivers includes a bias transistor through which an input signal is coupled to the respective bit line. The bit line driver system includes a bias voltage circuit that generates a bias voltage that is coupled to the respective gates of the bias transistors. The bias voltage circuit initially accelerates the charging of the transistor gates, and subsequently completes charging the gates at a slower rate. The bias voltage is generated using a diode-coupled transistor having electrical characteristics the match those of the bias transistors so that the bias voltage varies with process or temperature variations of the integrated circuit in the same manner as the threshold voltage of the bias transistors vary with process or temperature variations.

Dynamic impedance control for input/output buffers

A system and method of performing off chip drive (OCD) and on-die termination (ODT) are provided. A common pull-up network composed of transistors and a common pull-down network composed of transistors are employed to implement both of these functions. In drive mode, the pull-up network is configured to produce a calibrated drive impedance when an “on” output is to be generated, and the pull-up network is configured to produce a calibrated drive impedance when an “off” output is to be generated. In termination mode, the pull-up network and the pull-down network are configured to produce a calibrated pull-up resistance and pull-down resistance respectively such that together, they form a split termination.

Memory system with delay locked loop (dll) bypass control

A memory system with delay locked loop (DLL) bypass control including a method for accessing memory that includes receiving a memory read command at a memory device. The memory device is configured to operate in a DLL off-mode to bypass a DLL clock as input to generating a read clock. A DLL power-on command is received at the memory device and in response to receiving the DLL power-on command a DLL initialization process is performed at the memory device. The memory read command is serviced at the memory device operating in the DLL off-mode, the servicing overlapping in time with performing the DLL initialization process. The memory device is configured to operate in a DLL on-mode to utilize the DLL clock as input to generating the read clock in response to a specified period of time elapsing. The specified period of time is relative to receiving the DLL power-on command.

Semiconductor memory apparatus having sense amplifier

Disclosed is a semiconductor memory apparatus comprising an upper mat and a lower mat with a sense amplifier array region in between, where the sense amplifier array region includes a plurality of sense amplifiers. There is also a plurality of bit lines configured to extend toward the sense amplifier array region from the upper mat, and a plurality of complementary bit lines configured to extend toward the sense amplifier array region from the lower mat. Bit lines of the upper mat and complementary bit lines of the lower mat are configured to be alternately disposed at a predetermined interval in the sense amplifier array region, and the sense amplifier is configured to be formed between a bit line and a corresponding complementary bit line.

Managed hybrid memory with adaptive power supply

Subject matter disclosed herein relates to a memory device, and more particularly to a managed hybrid memory that includes a power supply.

Integrated circuits for providing clock periods and operating methods thereof

An integrated circuit includes a capacitor. A switch is electrically coupled with the capacitor in a parallel fashion. A comparator includes a first input node, a second input node, and an output node. The second input node is electrically coupled with a first plate of the capacitor. The output node is electrically coupled with the switch. A transistor is electrically coupled with a second plate of the capacitor. A circuit is electrically coupled with a gate of the transistor. The circuit is configured to provide a bias voltage to the gate of the transistor so as to control a current that is supplied to charge the capacitor.

Semiconductor device and method for driving semiconductor device

A semiconductor device with a novel structure is provided, in which the operation voltage is reduced or the storage capacity is increased by reducing variation in the threshold voltages of memory cells after writing. The semiconductor device includes a plurality of memory cells each including a transistor including an oxide semiconductor and a transistor including a material other than an oxide semiconductor, a driver circuit that drives the plurality of memory cells, and a potential generating circuit that generates a plurality of potentials supplied to the driver circuit. The driver circuit includes a data buffer, a writing circuit that writes one potential of the plurality of potentials into each of the plurality of memory cells as data, a reading circuit that reads the data written into the memory cells, and a verifying circuit that verifies whether the read data agrees with data held in the data buffer or not.

Level shifter for use with memory arrays

In a first aspect, a level shifter circuit for use in a memory array is provided that includes (1) a first voltage domain powered by a first voltage; (2) a second voltage domain powered by a second voltage; (3) level shifter circuitry that converts an input signal from the first voltage domain to the second voltage domain; and (4) isolation circuitry that selectively isolates the first voltage domain from the second voltage domain so as to selectively prevent current flow between the first voltage domain and the second voltage domain. Numerous other aspects are provided.

Apparatus and methods for optically-coupled memory systems

Optically-coupled memory systems are disclosed. In one embodiment, a system memory includes a carrier substrate, and a controller attached to the carrier substrate and operable to transmit and receive optical signals, and first and second memory modules. The module substrate of the first memory module has an aperture formed therein, the aperture being operable to provide an optical path for optical signals between the controller and an optical transmitter/receiver unit of the second memory module.

Destruction of data stored in phase change memory

A mechanism and means by which the data information pattern stored in Phase Change Memory PCM ( 21 ) can be quickly destroyed and made unreadable upon the receipt of a destruction stimuli( 11 ) by the application of a targeted thermal heat source generated by an internal integrated thermal heater ( 26 ), a heat source mounted under the PCM ( 28 ), on top of the PCM ( 29 ), within the PCB ( 30 ), or an externally generated heat source ( 27 ). Such an operation is non-destructive and while the stored data is rendered unreadable, the physical PCM device is unharmed and can be used again.

Scatter-Gather Intelligent Memory Architecture For Unstructured Streaming Data On Multiprocessor Systems

A scatter/gather technique optimizes unstructured streaming memory accesses, providing off-chip bandwidth efficiency by accessing only useful data at a fine granularity, and off-loading memory access overhead by supporting address calculation, data shuffling, and format conversion.

Memory systems and memory modules

One embodiment of the present invention sets forth a memory module that includes at least one memory chip, and an intelligent chip coupled to the at least one memory chip and a memory controller, where the intelligent chip is configured to implement at least a part of a RAS feature. The disclosed architecture allows one or more RAS features to be implemented locally to the memory module using one or more intelligent register chips, one or more intelligent buffer chips, or some combination thereof. Such an approach not only increases the effectiveness of certain RAS features that were available in prior art systems, but also enables the implementation of certain RAS features that were not available in prior art systems.

Sampling phase correcting host controller, semiconductor device and method

One embodiment provides a host controller which performs a phase shift correction of a sampling clock when sampling a signal received, includes a phase shift judging section which judges whether or not it is necessary to shift a phase of the sampling clock, and up/down counts a counter in accordance with a shift direction when judging that it is necessary to shift the phase, a limit value storage section which stores a variance range limit value of the phase shift, and a shift limit judging section which judges whether or not a value of the counter exceeds the limit value of the phase shift, notifies a host device of an error when judging that the counter value exceeds the limit value, and shifts the phase of the sampling clock in accordance with the counter value of the counter when judging that the counter value does not exceed the limit value.

Synchronous semiconductor memory device

A synchronous semiconductor memory device includes a data alignment reference pulse generation unit configured to generate a data alignment reference pulse in response to a data strobe signal, a data alignment suspension signal generation unit configured to generate a data alignment suspension signal in response to the data alignment reference pulse, a data strobe termination signal, and a write pulse, and a data alignment unit configured to align input data in response to the data alignment reference pulse and stop aligning the input data in response to the data alignment suspension signal.

Memory Device Having Multiple Power Modes

A memory device having a memory core is described. The memory device includes a clock receiver circuit, a first interface to receive a read command, a data interface, and a second interface to receive power mode information. The data interface is separate from the first interface. The second interface is separate from the first interface and the data interface. The memory device has a plurality of power modes, including a first mode in which the clock receiver circuit, first interface, and data interface are turned off; a second mode in which the clock receiver is turned on and the first interface and data interface are turned off; and a third mode in which the clock receiver and first interface are turned on. In the third mode, the data interface is turned on when the first interface receives the command, to output data in response to the command.

Storage element and memory device

Disclosed herein is a storage element, including: a storage layer which has magnetization vertical to a film surface and in which a direction of the magnetization is changed in correspondence to information; a magnetization fixing layer which has magnetization vertical to a film surface becoming a reference of the information stored in the storage layer, which is composed of plural magnetic layers, and which has a multilayered ferri-pin structure into which the plural magnetic layers are laminated one upon another through a non-magnetic layer(s); and an insulating layer made of a non-magnetic material and provided between the storage layer and the magnetization fixing layer.

Method for improving writability of sram memory

A method for improving writability of an SRAM cell is disclosed. In one aspect, the method includes applying a first voltage higher than the global ground voltage and a third voltage higher than the global supply voltage to the ground supply nodes of the invertors of the SRAM cell, pre-charging one of the complementary bitlines to the global ground voltage, and applying a second voltage higher than the global supply voltage to the access transistors during a write operation to the SRAM cell.

Pre-charge sensing scheme for non-volatile memory (nvm)

The pipe effect can significantly degrade flash performance. A method to significantly reduce pipe current and (or neighbor current using a pre-charge sequence) is disclosed. A dedicated read order keeps the sensing node facing the section of the pipe which was pre-charged. The technique involves pre-charging several global bitlines (such as metal bitlines, or MBLs) and local bitlines (such as diffusion bitlines, or DBLs). The pre-charged global bitlines are selected according to a pre-defined table per each address. The selection of the global bitlines is done according to whether these global bitlines will interfere with the pipe during the next read cycle.

Memory and method for sensing data in a memory using complementary sensing scheme

In a memory ( 100 ), a local data line pair ( 116, 118 ) is precharged to a first logic state and a global data line pair ( 101, 104 ) is precharged to a second logic state. A selected memory cell is coupled to the local data line pair ( 116, 118 ) to develop a differential local data line voltage. The differential local data line voltage is subsequently amplified to form an amplified differential local data line voltage. A selected one of the global data line pair ( 101, 104 ) is driven to the first logic state in response to the amplified differential local data line voltage to form a differential global data line voltage.

Digital frequency locked delay line

A device includes a signal generator having a delay locked circuit for providing a number of output signals based on an input signal. The output signals have a fixed signal relationship with each other and with the input signal. The signal generator also includes a selector for selecting an enable signal from a range of signals formed by the output signals. The device further includes a transceiver circuit in which the transceiver circuit uses the enable signal for data processing.

Apparatus and method for read preamble disable

A memory device is provided. The memory device includes a preamble disable memory and a memory controller. The preamble disable memory is arranged to store preamble disable data. The preamble disable data includes an indication as to whether a read preamble should be enabled or disabled. In response to a read command, if the preamble disable data includes an indication that the read preamble should be enabled, the memory controller provides the read preamble. Alternatively, in response to the read command, if the preamble disable data includes an indication that the read preamble should be disabled, the memory controller disables the read preamble.

System and method of page buffer operation for memory devices

Systems and methods are provided for using page buffers of memory devices connected to a memory controller through a common bus. A page buffer of a memory device is used as a temporary cache for data which is written to the memory cells of the memory device. This can allow the memory controller to use memory devices as temporary caches so that the memory controller can free up space in its own memory.

Apparatus and method for programmable read preamble

A memory device is provided. The memory device includes a preamble memory and a memory controller. The preamble memory is arranged to store a read preamble such that the read preamble includes a training pattern that is suitable for aligning a capture point for read data. Further, the training pattern is programmable such that the training pattern can be altered at least once subsequent to manufacture of the preamble memory. In response to a read command, the memory controller provides the read preamble stored in the preamble memory, as well as the read data.

Different types of memory integrated in one chip by using a novel protocol

A semiconductor chip contains four different memory types, EEPROM, NAND Flash, NOR Flash and SRAM, and a plurality of major serial/parallel interfaces such as I 2 C, SPI, SDI and SQI in one memory chip. The memory chip features write-while-write and read-while-write operations as well as read-while-transfer and write-while-transfer operations. The memory chip provides for eight pins of which two are for power and up to four pins have no connection for specific interfaces and uses a novel unified nonvolatile memory design that allow the integration together of the aforementioned memory types integrated together into the same semiconductor memory chip.

Delay locked loop circuit of semiconductor memory apparatus

Various embodiments of a delay locked loop circuit of a semiconductor memory apparatus are disclosed. In one exemplary embodiment, the delay locked loop circuit may include an input correction unit configured to correct a duty ratio of an input clock based on a duty control signal and generate a reference clock; a delay line configured to delay the reference clock by a delay time and generate a delay locked clock; an output correction unit configured to correct a duty ratio of the delay locked clock based on the duty control signal and generate a corrected clock; and a control signal generation unit configured to generate the duty control signal when a correction activation signal is enabled.

Charge pump system for low-supply voltage

The present invention discloses a charge pump system for low-supply voltage including: a clock generator to generate a plurality of clock signals; a clock pump circuit coupled to said clock generator to generate high voltage; a level shifter coupled to said clock generator and said clock pump circuit to generate a plurality of HV (high voltage)-clock signals; a main pump circuit coupled to said clock generator and said level shifter to generate output voltage.

Memory erase methods and devices

Memory devices and erase methods for memories are disclosed, such as those adapted to discharge an erase voltage from a memory block while protecting low voltage string select gate transistors by maintaining the string select gate transistors in a turned on state during discharge.

Memory devices and memory systems including discharge lines and methods of forming

A non-volatile memory device can include a word line that is operatively coupled to a non-volatile memory cell. A local bit line can be operatively coupled to the non-volatile memory cell. A discharge line that is associated with the local bit line can be configured to discharge the local bit line and a discharge diode can be electrically coupled between the local bit line and the discharge line.

Electrostatic discharge protection circuit

An electrostatic discharge protection circuit includes a diode chain coupled between a power supply voltage end and a control node, a control voltage generator configured to generate a control voltage in response to a first current flowing through the diode chain, and a discharger configured to discharge a second current from the power supply voltage end to a ground voltage end in response to the control voltage, wherein the diode chain includes a plurality of P-well regions formed in an N-well region, diodes formed in the respective P-well regions, and a resistor coupled between the diodes.

Data output buffer and memory device

A data output buffer includes a driving unit and a control unit. The driving unit selectively performs a termination operation that provides a termination impedance to a transmission line coupled to an external pin, and a driving operation that provides a drive impedance to the transmission line while outputting read data. The control unit adjusts a value of the termination impedance and a value of the drive impedance based on an output voltage at the external pin during a termination mode, and controls the driving unit to selectively perform one of the termination operation and the driving operation during a driving mode.

Memory module with memory stack and interface with enhanced capabilities

A memory module, which includes at least one memory stack, comprises a plurality of DRAM integrated circuits and an interface circuit. The interface circuit interfaces the memory stack to a host system so as to operate the memory stack as a single DRAM integrated circuit. In other embodiments, a memory module includes at least one memory stack and a buffer integrated circuit. The buffer integrated circuit, coupled to a host system, interfaces the memory stack to the host system so to operate the memory stack as at least two DRAM integrated circuits. In yet other embodiments, the buffer circuit interfaces the memory stack to the host system for transforming one or more physical parameters between the DRAM integrated circuits and the host system.

Implementing physically unclonable function (puf) utilizing edram memory cell capacitance variation

A method and embedded dynamic random access memory (EDRAM) circuit for implementing a physically unclonable function (PUF), and a design structure on which the subject circuit resides are provided. An embedded dynamic random access memory (EDRAM) circuit includes a first EDRAM memory cell including a memory cell true storage capacitor and a second EDRAM memory cell including a memory cell complement storage capacitor. The memory cell true storage capacitor and the memory cell complement storage capacitor include, for example, trench capacitors or metal insulator metal capacitors (MIM caps). A random variation of memory cell capacitance is used to implement the physically unclonable function. Each memory cell is connected to differential inputs to a sense amplifier. The first and second EDRAM memory cells are written to zero and then the first and second EDRAM memory cells are differentially sensed and the difference is amplified to consistently read the same random data.

System and Method for Simulating an Aspect of a Memory Circuit

A memory subsystem is provided including an interface circuit adapted for coupling with a plurality of memory circuits and a system. The interface circuit is operable to interface the memory circuits and the system for emulating at least one memory circuit with at least one aspect that is different from at least one aspect of at least one of the plurality of memory circuits. Such aspect includes a signal, a capacity, a timing, and/or a logical interface.

Data signal mirroring

Methods, devices, and systems for data signal mirroring are described. One or more methods include receiving a particular data pattern on a number of data inputs/outputs of a memory component, and responsive to determining that a mirrored version of the particular data pattern is received by the memory component, configuring the number of data inputs/outputs to be mirrored.

Data paths using a first signal to capture data and a second signal to output data and methods for providing data

Data paths, memories, and methods for providing data from memory are disclosed. An example read data path includes a delay path, and a clocked data register. The data path has a data propagation delay and is configured to receive data and propagate the data therethrough. The delay path is configured to receive a clock signal and provide a delayed clock signal having a delay relative to the clock signal that models the data propagation delay. The clocked data register is configured to clock in data responsive at least in part to the delayed clock signal. The clocked data register is further configured to clock out data responsive at least in part to the clock signal.

Semiconductor memory device and driving method of semiconductor memory device

A novel semiconductor memory device whose power consumption is low is provided. A source of a writing transistor WTr_n_m, a gate of a reading transistor RTr_n_m, and one electrode of a capacitor CS_n_m are connected to each other. A gate and a drain of the writing transistor WTr_n_m are connected to a writing word line WWL_n and a writing bit line WBL_m, respectively. The other electrode of the capacitor CS_n_m is connected to a reading word line RWL_n. A drain of the reading transistor RTr_n_m is connected to a reading bit line RBL_m. Here, the potential of the reading bit line RBL_m is input to an inverting amplifier circuit such as a flip-flop circuit FF_m to be inverted by the inverting amplifier circuit. This inverted potential is output to the writing bit line WBL_m.

Semiconductor device having pull-up circuit and pull-down circuit

To reduce power supply noises occurring in a control circuit unit for controlling an output buffer. A semiconductor device includes unit buffers for driving a data output terminal, impedance control circuits for controlling the unit buffers, and a control circuit unit for controlling the impedance control circuits. The impedance control circuits and the control circuit unit operate by mutually-different power supplies, the control circuit unit supplies pull-up data and pull-down data in mutually reverse phase to the impedance control circuits, and the impedance control circuits convert the pull-up data and the pull-down data from reverse phase to in-phase and supply the same to the unit buffers. Thereby, a noise is difficult to occur in a power supply VDD used for the control circuit unit.

Phase change memory device

A phase change memory device includes a signal generator configured to generate first and second sensing and amplifying enable signals which are sequentially activated during an activation period of a word line selection signal and each of which has a certain activation period length, a resistance sensor configured to sense a resistance value by applying a certain operation current to a phase change memory cell corresponding to the word line selection signal during an activation period of the first sensing and amplifying enable signal and a voltage level amplifier configured to logically determine a voltage level of the resistance sensing signal based on a voltage level of a logic reference signal during an activation period of the second sensing.

Semiconductor device having data bus

A semiconductor device is disclosed which comprises a first wiring layer, a second wiring layer formed over the first wiring layer, data input/output terminals, and a data bus formed in the first and second wiring layers. The data bus includes N data lines transmitting data between a predetermined circuit and the input/output terminals. M first data lines among the N data lines have a length shorter than a predetermined length and residual N-M second data lines have a length longer than the predetermined length. Shield lines adjacent to the N data lines are formed in the first and second layers. The N data lines are arranged at positions at which the data lines do not overlap one another in a stacking direction of the first and second wiring layers.

Semiconductor storage device

According to one embodiment, a dummy cell simulates an operation of a memory cell. A main dummy bit line transmits a signal read out from the dummy cell. An inverter makes a sense amplifier circuit to operate based on a potential of the main dummy bit line. n (n is a positive integer) number of auxiliary dummy bit lines are provided. A switching element connects at least one of the n number of auxiliary dummy bit lines to the main dummy bit line.

Memory instruction including parameter to affect operating condition of memory

Subject matter disclosed herein relates to techniques to operate memory.

Memory Modules and Devices Supporting Configurable Core Organizations

Described are memory apparatus organized in memory subsections and including configurable routing to support multiple data-width configurations. Relatively narrow width configurations load fewer sense amplifiers, resulting in reduced power usage for relatively narrow memory configurations. Also described are memory controllers that convey width selection information to configurable memory apparatus and support point-to-point data interfaces for multiple width configurations.

Charge pump control scheme using frequency modulation for memory word line

A memory includes a word line having a word line voltage, a charge pump coupled to the word line, and a dynamic feedback control circuit coupled to the charge pump. The dynamic feedback control circuit is capable of changing a clock frequency of a clock signal supplied the charge pump from a first non-zero value to a second non-zero value depending on the difference between the word line voltage and a target threshold voltage.

Semiconductor device and method of controlling the same

A semiconductor device includes a data input/output circuit connected to the memory cell array via a sense circuit, and an access control circuit that controls access to the memory cell array. The access control circuit includes: a first signal unit outputting a first signal for activating or inactivating a word line; a second signal unit outputting a second signal for activating or inactivating a bit line and the sense circuit; a third signal unit outputting a third signal for starting or stopping a supply of an overdrive voltage to the sense circuit; and a fourth signal unit outputting a fourth signal for inactivating the word line. The period during which the third signal remains activated is determined in accordance with the magnitude of an external voltage. In the fourth signal unit, the timing to generate the fourth signal is determined independently of the magnitude of the external voltage.

Write circuitry for hierarchical memory architectures

A memory architecture includes a plurality of local input and output circuitries, with each local input and output circuitry associated with at least one memory bank. The memory architecture also includes a global input and output circuitry, which includes a plurality of global sub-write circuitries, is coupled to the plurality of local input and output circuitries One global sub-write circuitry is enabled and provides a write-data to a selected local input and output circuitry.

Programming memory cells with additional data for increased threshold voltage resolution

Methods for programming memory and memory devices are provided. According to at least one such method, additional data is appended to original data and the resulting data is programmed in a selected memory cell. The appended data increases the program threshold voltage margin of the original data. The appended data can be a duplicate of the original data or logical zeros. When the selected memory cell is read, the memory control circuitry can read just the original data in the MSB field or the memory control circuitry can read the entire programmed data and ignore the LSB field, for example.

Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines

A memory array with staggered local data/bit lines extending generally in a first direction formed in an upper surface of a substrate and memory cell access transistors extending generally upward and aligned generally atop a corresponding local data/bit line. Selected columns of the memory cell access transistors are sacrificed to define local data/bit access transistors which are interconnected with overlying low resistance global data/bit lines. The global data/bit lines provide selectable low resistance paths between memory cells and sense amplifiers. The sacrificed memory cell access transistors and staggered local data/bit lines provide increased footprints for sense amplifiers to facilitate increased circuit integration.

Programming reversible resistance switching elements

A storage system and method for operating the storage system that uses reversible resistance-switching elements is described. Techniques are disclosed herein for varying programming conditions to account for different resistances that memory cells have. These techniques can program memory cells in fewer attempts, which can save time and/or power. Techniques are disclosed herein for achieving a high programming bandwidth while reducing the worst case current and/or power consumption.

Predictive Thermal Preconditioning and Timing Control for Non-Volatile Memory Cells

Method and apparatus for using thermal preconditioning to write data to a non-volatile memory cell. In accordance with some embodiments, a semiconductor memory has an array of non-volatile memory cells, and a control circuit which stores a first write command from a host to write data to said array. A write circuit flows a write current through an unconditioned first selected cell having a first block address associated with the first write command to write the first selected cell to a selected data state, and concurrently passes a thermal preconditioning current through a second selected cell having a second block address associated with the first block address. The write circuit further passes a thermal preconditioning current through a third selected cell having a third block address associated with the second block address in response to receipt by the control circuit of a second write command from the host associated with the second block address.

Semiconductor memory device

A memory cell is provided at an intersection of a word line and a bit line, and a dummy cell is provided at an intersection of a dummy word line and a dummy bit line. A delay circuit delays a signal read into the dummy bit line to generate a sense amplifier activating signal. A sense amplifier circuit starts an operation based on a change in the sense amplifier activating signal, and detects/amplifies a signal read out from the memory cell into the bit line. The delay circuit is configured having a first logical gate circuit and a second logical gate circuit alternately cascade-connected. A second delay time is longer than a first delay time, the second delay time being a time required for an output signal of the second logical gate circuit to switch from a first logical state to a second logical state, and a first delay time being a time required for an output signal of the first logical gate circuit to switch from a first logical state to a second logical state.

Semiconductor memory device

A row decoder is disposed on a side of a memory cell array in a column direction and supplies one of word lines with a first drive signal for selecting one of memory cells. A dummy word line is formed extending in the column direction. A dummy bit line is formed extending in a row direction. At least one of the dummy word line and the dummy bit line is disposed outside of the memory cell array. The row decoder outputs a second drive signal toward a sense amplifier circuit via the dummy bit line and the dummy word line.

Method and apparatus for phase selection acceleration

A method and apparatus for generating a clock that can be switched in phase within a reduced interval of dead time are disclosed.

Sense amplifier structure for a semiconductor integrated circuit device

A semiconductor integrated circuit device includes a first signal line and a second signal line, and a sense amplifier that includes a plurality of PMOS transistors and a plurality of NMOS transistors. The sense amplifier is configured to sense amplify a potential difference between the first signal line and the second signal line. The junction regions of the NMOS and PMOS transistors having the same conductivity type, and to which the same signal is applied, are formed in one integrated active region.

Semiconductor integrated circuit

A semiconductor memory apparatus includes a buffer control unit configured to deactivate a buffer control signal in response to an auto-refresh start pulse, and activate the buffer control signal in response to an auto-refresh end pulse, a command buffer configured to buffer an external command and output an internal command when the buffer control signal is activated, an address buffer configured to buffer an external address and output an internal address when the buffer control signal is activated, and a clock buffer configured to buffer an external clock and output an internal clock when the buffer control signal is activated.

Memory Module With Reduced Access Granularity

A memory module having reduced access granularity. The memory module includes a substrate having signal lines thereon that form a control path and first and second data paths, and further includes first and second memory devices coupled in common to the control path and coupled respectively to the first and second data paths. The first and second memory devices include control circuitry to receive respective first and second memory access commands via the control path and to effect concurrent data transfer on the first and second data paths in response to the first and second memory access commands.

Internal supply voltage generating circuit and method for generating internal supply voltage

An internal supply voltage generating circuit includes a clock comparator configured to compare a first clock signal having clock information corresponding to a level of a reference voltage with a second clock signal having clock information corresponding to a level of an internal supply voltage, a control signal generator configured to generate a driving control voltage having a voltage level corresponding to an output signal of the clock comparator, and a driver configured to drive a terminal of the internal supply voltage in response to the driving control voltage.

Complementary read-only memory (rom) cell and method for manufacturing the same

A complementary read-only memory (ROM) cell includes a transistor; and a bit line and a complementary bit line adjacent to the transistor; wherein a drain terminal of the transistor is connected to one of the bit line and the complementary bit line based on data programmed in the ROM cell.

Method for writing data in semiconductor storage device and semiconductor storage device

A method for writing data in a semiconductor storage device and a semiconductor storage device are provided, that can reduce variations in readout current from a sub storage region which serves as a reference cell for the memory cells of the semiconductor storage device, thereby preventing an improper determination from being made when determining the readout current from a memory cell. In the method, data is written on a memory cell in two data write steps by applying voltages to the first and second impurity regions of the memory cell, the voltages being different in magnitude from each other.

Auto-precharge signal generator

An auto-precharge signal generation circuit comprises a signal generator, a set signal generator, and an auto-precharge signal generator. The signal generator is configured to generating a control signal and a precharge control signal in response to receiving a first column address strobe signal and an auto-precharge flag signal. The set signal generator is configured to generating a set signal in response to receiving the control signal and the precharge control signal. The auto-precharge signal generator is configured to generate an auto-precharge signal in response to receiving the set signal and a period set signal.

Memory circuit and a tracking circuit thereof

Memory circuit and a tracking circuit thereof. The tracking circuit includes a dummy bit line (DBL). The tracking circuit further includes a first circuit to discharge the dummy bit line in response to a first signal and a wordline activation signal. The wordline activation signal causes activation of a memory cell. The tracking circuit also includes a second circuit which is responsive to discharge of the dummy bit line to enable access to the memory cell.

Memory device with robust write assist

A memory circuit includes a memory cell configured to be re-writable. A write enable circuit is configured to enable writing a signal via a pair of bit lines to the memory cell depending on a write signal. A charge supply circuit is configured to supply a charge to at least one of the pair of bit lines. A charge supply controller is configured to control the charge supply circuit to disable the supply of charge and couple the write enable circuit to at least one of the pair of bit lines after a first determined period following the reception of the write signal.

Differential data sensing

A first sensing circuit has input terminals coupled to a true differential signal line and a complementary differential signal line. A second sensing circuit also has input terminals coupled to said true signal and said complementary signal. Each sensing circuit has a true signal sensing path and a complementary signal sensing path. The first sensing circuit has an imbalance that is biased towards the complementary signal sensing path, while the second sensing circuit has an imbalance that is biased towards the true signal sensing path. Outputs from the first and second sensing circuits are processed by a logic circuit producing an output signal that is indicative of whether there a sufficient differential signal for sensing has been developed between the true differential signal line and the complementary differential signal line.

Memory system with sectional data lines

The system includes multiple sets of local data lines in one or more routing metal layers below the three-dimensional memory array and multiple sets of global data lines in one or more top metal layers above the three-dimensional memory array. Each set of one or more blocks include one set of the local data lines. Each bay includes one set of global data lines that connect to the group of sense amplifiers associated with the blocks of the respective bay. Each block includes a subset of first selection circuits for selectively coupling a subset of array lines of the first type to respective local data lines. Each block includes a subset of second selection circuits for selectively coupling a subset of the respective local data lines to global data lines associated with a respective bay.

Memory controller for strobe-based memory systems

A memory controller for strobe-based memory systems is disclosed. The memory controller comprises a circuit to generate a control signal having a predetermined timing relationship with respect to a first clock signal, a circuit to receive the control signal, and a receiver to sample the read data in response to the qualified read strobe signal. The receiving circuit comprises an input to receive an external read strobe signal transmitted by a semiconductor memory device, circuitry to synchronize the control signal and the received read strobe signal to have a common timing relationship with respect to each other, and circuitry to gate the read strobe signal based on the synchronized control signal.

Internal voltage generation circuit and semiconductor integrated circuit

A semiconductor integrated circuit includes first and second bank groups, a first internal voltage control unit configured to generate a first enable pulse which is enabled when a first read operation or a first write operation is performed for banks included in the first bank group, and a first internal voltage generation unit configured to generate and supply a first internal voltage to the first bank group in response to the first enable pulse, wherein an enable period of the first enable pulse is set to be longer in the first write operation than in the first read operation.

Column address counter circuit of semiconductor memory device

The column address counter circuit of a semiconductor memory device includes at least one lower bit counter unit configured to generate a first bit of a column address by counting an internal clock, where the first bit is not a most significant bit of the column address, and a most significant counter unit configured to generate the most significant bit of the column address in response to a mask clock, where the mask clock is toggled when the internal clock is toggled by a set number of times.

Semiconductor memory device, test circuit, and test operation method thereof

A semiconductor memory device includes a plurality of banks, each including a plurality of first memory cells and a plurality of second memory cells; a first input/output unit configured to transfer first data between the first memory cells and a plurality of first data pads; a second input/output unit configured to transfer second data between the second memory cells and a plurality of second data pads; a path selection unit configured to transfer the first data, which are input through the first data pads, to both the first and second memory cells during a test mode; and a test mode control unit configured to compare the first data of the first and second memory cells, and to control at least one of the first data pads to denote a fail status based on a comparison result, during the test mode.

Semiconductor apparatus, method for assigning chip ids therein, and method for setting chip ids thereof

A semiconductor apparatus having first and second chips includes a first operation unit disposed in the first chip, and is configured to perform a predetermined arithmetic operation for an initial code according to a first repair signal and generate a first operation code; and a second operation unit disposed in the second chip, and configured to perform the predetermined arithmetic operation for the first operation code according to a second repair signal and generate a second operation code.

Memory module cutting off dm pad leakage current

A memory module includes: an ODT circuit on a memory device and including pull-up and pull-down resistors connected between pull-up and pull-down transistors. A data masking (DM) pad is provided in a tap region of the module board. A current leakage monitoring unit is also provided and receives a ground state signal from the DM pad and a bit configuration signal from the memory device and disables the pull-up transistors to cut off a current path between the pull-up resistors of the ODT circuit and the DM pad during a ODT enable mode.

Memory System with Multi-Level Status Signaling and Method for Operating the Same

A memory system includes a status circuit having a common status node electrically connected to a respective status pad of each of a plurality of memory chips. The memory system also includes a plurality of resistors disposed within the status circuit to define a voltage divider network for generating different voltage levels at the common status node. Each of the different voltage levels indicates a particular operational state combination of the plurality of memory chips. Also, each of the plurality of memory chips is either in a first operational state or a second operational state. Additionally, the different voltage levels are distributed within a voltage range extending from a power supply voltage level to a reference ground voltage level.

Memory channel having deskew separate from redrive

A memory module may have a redrive circuit having a plurality of redrive paths, a memory device, and a deskew circuit. The deskew circuit may be separate from the plurality of redrive paths. The deskew circuit may be coupled between the plurality of redrive paths and the memory device to selectively deskew data received in the redrive circuit.

Timing adjustment circuit for a memory interface and method of adjusting timing for memory interface

According to one embodiment, a timing adjustment circuit for a memory interface is presented. The circuit is provided with a gate circuit, an original gate signal generation circuit, a high impedance prevention unit, an impedance control unit and a gate leveling circuit. The gate circuit performs gating of a data strobe signal outputted from a memory. The original gate signal generation circuit generates an original gate signal based on information of a read latency and a burst length. The high impedance prevention unit to prevent the data strobe signal from being in a high impedance state. The impedance control unit controls execution and release of operation of the high impedance prevention unit. The gate leveling circuit outputs a timing adjusted gate signal to the gate circuit based on the original gate signal and the data strobe signal.

Integrated circuit with staggered signal output

A memory controller having a time-staggered request signal output. A first timing signal is generated while a second timing signal is generated having a first phase difference relative to the first timing signal. An address value is transmitted in response to the first timing signal and a control value is transmitted in response to the second timing signal, the address value and control value constituting portions of a first memory access request.

Ddr flash implementation with direct register access to legacy flash functions

A Double Data Rate (DDR) nonvolatile memory for use with a wireless device. A host processor transfers commands and data through a DDR interface of the nonvolatile memory. The DDR nonvolatile memory implements legacy flash functions while maintaining DDR behavior.

Method for Selectable Guaranteed Write-Through With Early Read Suppression

A static random access memory with write-through capability includes a memory cell configured to store a bit of data. A write enable signal is configured to enable writing a write value from a write line input into the static random access memory cell and to enable reading a read value from the memory cell onto a DOT line. A local evaluation circuit is configured to place the write value from the write line onto the DOT line during a single clock cycle in which the value is being written into the memory cell. An early read suppression circuit is configured to electrically isolate the DOT line from a data out line thereby preventing a leakage current loss from the local evaluation circuit and is also configured to make the value placed on the DOT line to be read from the data out line during the single clock cycle.

Semiconductor device

A semiconductor device according to the present invention includes plural controlled chips CC 0 to CC 7 that hold mutually different layer information, and a control chip IF that supplies in common layer address signals A 13 to A 15 and a command signal ICMD to the controlled chips. Each bit that constitutes the layer address signals A 13 to A 15 is transmitted via at least two through silicon vias that are connected in parallel for each controlled chip out of plural first through silicon vias. Each bit that constitutes the command signal ICMD is transmitted via one corresponding through silicon via that is selected by an output switching circuit and an input switching circuit. With this configuration, the layer address signals A 13 to A 15 reach the controlled chips earlier than the command signal ICMD.