Parallel asynchronous register

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  цифровых вычислительных машин. Цель изобретени  - упрощение параллельного асинхронного регистра. Последний содержит  чейки пам ти 1-3, кажда  из которых состоит из инверторов 4,5 и элемента И-ИЛИ-НЕ 6, инвертор 7 и управл ющий триггер 8, состо щий из элемента И-ИЛИ-НЕ 9 и инвертора 10. В каждой  чейке 1-3 выход инвертора 4 соединен с входом инвертора 5 и элемента 6, выход которого соединен с входом инвертора 4, а входы- с входами элемента 9 и входом инвертора 7. Выходы инверторов 7, 10 соединены с входами элемента 9. 1 ил. The invention relates to computing and can be used to build digital computers. The purpose of the invention is to simplify parallel asynchronous register. The latter contains memory cells 1-3, each of which consists of inverters 4.5 and an AND-OR-NOT 6 element, an inverter 7 and a control trigger 8, consisting of an AND-OR-HE element 9 and an inverter 10. In each cell 1-3 the output of the inverter 4 is connected to the input of the inverter 5 and element 6, the output of which is connected to the input of the inverter 4, and the inputs to the inputs of the element 9 and the input of the inverter 7. The outputs of inverters 7, 10 are connected to the inputs of the element 9. 1 Il .

Gray code counter

Изобретение относитс  к автоматике, импульсной и вычислительной технике и может быть использовано дл  счета импульсных сигналов. Цель изобретени  - повышение быстродействи . Счетчик содержит один вспомогательный счетный триггер на элементах И-ИЛИ-НЕ, два нечетных счетных триггера на элементах И-ИЛИ-НЕ и два четных счетных триггера на элементах И-ИЛИ-НЕ. Счетный вход счетчика в коде Гре  соединен со счетным входом вспомогательного счетного триггера. Имеетс  вход начальной установки. Вспомогательный счетный триггер образует схему однотактного T-триггера с одним элементом пам ти, образованным двум  элементами и одним коммутационным триггером, образованным двум  элементами. Выходы элементов вспомогательного T-триггера соединены с входами первого счетного триггера. Выходы каждого счетного триггера соединены с входами последующего счетного триггера. Выигрыш в быстродействии достигаетс  за счет ускорени  поразр дного переноса. 1 ил. The invention relates to automation, pulsed and computing technology and can be used to count pulsed signals. The purpose of the invention is to increase speed. The counter contains one auxiliary counting trigger on AND-OR-NOT elements, two odd counting triggers on AND-OR-NOT elements, and two even-counting trigger on AND-OR-NOT elements. The counting input of the counter in the Gre code is connected to the counting input of the auxiliary counting trigger. There is an entry for initial installation. The auxiliary counting trigger forms a single-shot T-flip-flop circuit with one memory element formed by two elements and one switching trigger formed by two elements. The outputs of the elements of the auxiliary T-flip-flop are connected to the inputs of the first counting flip-flop. The outputs of each counting trigger connected to the inputs of the subsequent counting trigger. The performance gain is achieved by accelerating bitwise transfer. 1 il.

Serial register

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  расширение области применени  за счет использовани  регистра как в синхронном, так и в самосинхронном режимах работы. Поставленна  цель достигаетс  за счет введени  в последовательный регистр четырех элементов И-ИЛИ-НЕ 6 - 9, элемента НЕ 10, четырех дополнительных элементов И-НЕ 11 - 14, а в каждую  чейку пам ти введен п тый элемент И-НЕ 5, соединенный триггерными св з ми с элементом И-НЕ 4 данной  чейки пам ти и элементом И-НЕ 1 последующей  чейки. С помощью элементов 6, 7, 13, 8 и 14 осуществл етс  синхронизаци  работы регистра в синхронном режиме. Элементы 9 - 12 осуществл ют св зь регистра с источником и приемником информации. 4 ил. The invention relates to computing. The aim of the invention is to expand the scope of application by using the register in both synchronous and self-timed modes of operation. The goal is achieved by introducing into the sequential register four elements AND-OR-NOT 6-9, element NOT 10, four additional elements AND-NOT 11-14, and in each memory cell the fifth element AND-HE 5 is inserted, connected trigger connections with an AND-4 element of a given memory cell and an AND-1 element of a subsequent cell. Using elements 6, 7, 13, 8 and 14, the register is synchronized in synchronous mode. Items 9 through 12 communicate the register with the source and receiver of information. 4 il.

High-voltage switch

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах i формировани  последовательности сиг- налов. Целью изобретени   вл етс  упрощение устройства и повышение его быстродействи  за счет использовани  в цепи обратной св зи разр дной  чейки МДП-транзисторов и асинхронного режима его переключени . Цель достигаетс  путем введени  в устройство, содержащее в каждой разр дной  чейке 1 элемент ШЖ-НЕ 2 и инвертор 3, дополнительно НЦП-транзистора 4, включенного между информационной шиной 6 разр дной  чейки 1 и входной управл ющей шиной 7, котора  в свою очередь соединена с выходной управл ющей шиной 5 последующей разр дной  чейки. 1 ил. а S (Л The invention relates to automation and computer technology and can be used in devices i forming a sequence of signals. The aim of the invention is to simplify the device and increase its speed due to the use in the feedback circuit of a discharge cell of MOS transistors and asynchronous switching mode. The goal is achieved by introducing into the device containing, in each bit cell 1, an element SHJ-NOT 2 and an inverter 3, additionally an NCP-transistor 4 connected between the information bus 6 of the discharge cell 1 and the input control bus 7, which in turn is connected with the output control bus 5 of the next bit cell. 1 il. and S (L

T-flip-flop

Изобретение может быть использовано при построении асинхронных автоматов. Цель изобретени  - повышение надежности устройства. Устройство содержит элементы ЗИ-НЕ 2 и 3 и элемент 2И-НЕ 4. Введение инверторов 6 - 9 и выполнение элементов ЗИ-НЕ 2 и 3 на резисторе и трех транзисторах сокращает число используемых элементов 1 ил. The invention can be used in the construction of asynchronous machines. The purpose of the invention is to increase the reliability of the device. The device contains the elements ZI-NOT 2 and 3 and the element 2I-NOT 4. The introduction of inverters 6 - 9 and the implementation of the elements ZI-NOT 2 and 3 on a resistor and three transistors reduces the number of elements used 1 Il.

Buffer storage

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении асинхронных вычислительных устройств приема и передачи информации. Целью изобретени   вл етс  упрощение устройства. Устройство содержит  чейки пам ти 1, состо щие из M пар элементов И-НЕ 20, 21 и двух дополнительных элементов И-НЕ 22, 23, причем входы каждой пары элементов И-НЕ 20, 21 соединены с выходом соответствующей пары предыдущей и последующей  чеек пам ти, а также с выходом дополнительного элемента И-НЕ 22 данной  чейки, входы которого соединены с выходами всех пар элементов И-НЕ данной  чейки пам ти и выходом дополнительного элемента И-НЕ 23 предыдущей  чейки пам ти, входы каждой пары элементов И-НЕ первой  чейки пам ти  вл ютс  информационными входами устройства, а выходы элементов И-НЕ 21 последней  чейки пам ти - с информационными выходами устройства. 2 ил.

Stack memory

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах с магазинной пам тью. Целью изобретени   вл етс  повышение быстродействи  устройства за счет организации его работы по реальным задержакам элементов путем индикации моментов окончани  переходных процессов в устройстве. Дл  достижени  этой цели в устройство введены втора  8 и треть  9 группы элементов И-ИЛИ-НЕ, одинадцать элементов И-НЕ, три элемента И 21-23, два инвертора 24, 25 и элемент И-ИЛИ-НЕ 26, который месте с первым инвертором 24 образуют триггер индикации 34. 2 ил. The invention relates to computing and can be used in digital store computers. The aim of the invention is to increase the speed of the device by organizing its work on the actual delays of the elements by indicating the end points of transients in the device. To achieve this goal, the second 8 and third 9 groups of AND-OR-NOT elements, eleven AND-NOT elements, three AND 21-23 elements, two inverters 24, 25 and the AND-OR-NOT element 26, which are located the first inverter 24 form the trigger indication 34. 2 Il.

Asynchronous distributor

Изобретение относитс  к автоматике и вычислительной технике. Цель изобретени  - повышение быстродействи  асинхронного распределител . Асинхронный распределитель состоит из  чеек 1 пам ти, кажда  из которых содержит с первого по третий элементы И 2 - 4 и элементы ИЛИ 5 - 7, элементы ИЛИ - НЕ 8, элемент И - НЕ 9, первый 10 и второй 11 управл ющие входы, первый 12 и второй 13 управл ющие выходы, вход 14 запуска и выход 15 начальной установки. За счет обеспечени  дополнительных возможностей управлени  состо нием  чейки пам ти асинхронного распределител  достигаетс  повышение его быстодействи . Врем  прохождени  одной микропрограммы составл ет 6 Τ, где Τ - задержка элемента И - ИЛИ - НЕ (ИЛИ - И - НЕ). 1 ил.

Series one-digit binary adder

Изобретение относитс  к вычислительной технике и может быть использовано в процессорах ЭВМ и других устройствах обработки дискретной информации, например, в устройствах дискретной автоматики и предварительной обработки измерительной информации. Цель изобретени  - расширение области применени  за счет обеспечени  самосинхронного режима работы. Сумматор содержит входы 1 парафазных кодов разр дных значений слагаемых, три элемента И-ИЛИ-НЕ 2,3,4, два входных элемента И-НЕ 5 и 6, две пары вспомогательных элементов И-НЕ 7,8 и И-ИЛИ-НЕ 9 и 10, и выходы парафазного кода разр да суммы 11 и 12. 1 ил. The invention relates to computing and can be used in computer processors and other devices for processing discrete information, for example, in devices of discrete automation and preprocessing of measurement information. The purpose of the invention is to expand the field of application by providing self-timed operation. The adder contains the inputs of 1 paraphase codes of the discharge values of the terms, three AND-OR-NOT 2,3,4 elements, two AND-NOT 5 and 6 input elements, two pairs of AND-NOT 7.8 auxiliary elements and AND-OR-NOT 9 and 10, and the outputs of the paraphase discharge code of the sum of 11 and 12. 1 Il.

Complement flip flop

Asynchronous serial register on cmis-transistors

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении асинхронных устройств приема и передачи информации. Целью изобретени   вл етс  упрощение регистра. Дл  достижени  этой цели в регистр, выполненный на КМДП-транзисторах и содержащий  чейки пам ти, состо щие из двух инверторов и двух логических элементов, каждый из которых состоит из четырех транзисторов P-типа и четырех транзисторов P-типа, введены элемент ИЛИ-НЕ и группа из п ти инверторов, а в каждый логический элемент введен п тый транзистор P-типа. 4 ил. The invention relates to automation and computing and can be used in the construction of asynchronous devices for receiving and transmitting information. The aim of the invention is to simplify the register. To achieve this goal, the register made on CMDF transistors and containing memory cells consisting of two inverters and two logic elements, each of which consists of four P-type transistors and four P-type transistors, is introduced the element OR NOT and a group of five inverters, and a fifth P-type transistor is introduced into each logic element. 4 il.

Flip-flop

Изобретение может быть использовано при построении апериодических автоматов. Цель изобретени  - снижение нагрузки на входные шины. Г-триггер содержит инвертор 5, выполненный на резисторе и 1ЩП транзисторе, и шины (Ш) 1 - 4.В устройство введены элементы ИЛИ-НЕ 6 и п-1 логических элементов 7. На входные Ш 1 поступают логические сигналы с различных источников сигналов. На выходной Ш 4 формируетс  логический О при условии поступлени  на все Ш 1 логических О и 1 - при условии поступлени  на все Ш 1 логической 1. При поступлении на Ш 1 различных логических сигналов на выходной Ш 4 сохран етс  логический уровень, соответствующий предыдущему равенству логических сигналов на Ш 1. 1 ил. i сл The invention can be used in the construction of aperiodic machines. The purpose of the invention is to reduce the load on the input tires. The G-flip-flop contains an inverter 5, made on a resistor and a SSCP transistor, and buses (W) 1 - 4. The device has OR-NOT 6 and n-1 logic elements 7. Logic signals from various signal sources are input to W 1. . A logical O is formed at the output Ш 4 provided that all logical logical signals are received for all 1 of logic 1 and 1 - if logical logic 1 is received for all 1 of 1, when logical logical signals are received by 1, the logical level corresponding to the previous logical equality signals on W 1. 1 Il. i cl

Count trigger

Изобретение может быть использовано при построении асинхронных цифровых устройств. Цель изобретени  - повышение надежности устройства путем сокращени  числа используемых транзисторов . В счетный триггер, содержащий элементы И-НЕ 1-5 введены инверторы 8 и 9. Элементы И-НЕ 1-4 образуют ведущий и ведомый триггеры. Инверторы 8 и 9 и элемент И-НЕ 5 образуют узел индикатора переходных процессов . 1 ил. : f i -И (О (Л The invention can be used in the construction of asynchronous digital devices. The purpose of the invention is to increase the reliability of the device by reducing the number of transistors used. Inverters 8 and 9 are introduced into the counting trigger containing the elements AND-NOT 1-5. The elements AND-NOT 1-4 form the master and slave triggers. Inverters 8 and 9 and the element AND-NOT 5 form a transient indicator node. 1 il. : f i -И (О (Л

G-flip-flop

Изобретение относитс  к импульсной технике и может быть использовано дл  индикации моментов окончани  параллельных переходных процессов.Цель изобретени  - повышение надежности путем сокращени  числа используемых транзисторов и их св зей. Г-триггер содержит входов 9, (N+1) КМОП-инверторов 1 и 4, резистор 5, P-транзистор 7, N-транзистор 6, выход 8. Устройство переключаетс  в альтернативное состо ние при равенстве (альтернативном предыдущему) лог. уровней на всех входах 9. Работа Г-триггера в этом режиме описана в материалах изобретени . 1 ил. The invention relates to a pulse technique and can be used to indicate the end points of parallel transients. The purpose of the invention is to increase reliability by reducing the number of transistors used and their connections. The G-flip-flop contains inputs 9, (N + 1) CMOS inverters 1 and 4, resistor 5, P-transistor 7, N-transistor 6, output 8. The device switches to an alternative state with equality (alternative to the previous one) log. levels on all inputs 9. The operation of the G-flip-flop in this mode is described in the materials of the invention. 1 il.

J-k flip-flop

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  цифровых автоматов. Цель изобретени  - повышение быстродействи . С целью повышени  быстродействи  в J -К-триггере содержатс  элементы И-НЕ 1-5, инвертор 6 и элементы И-ИЛИ-НЕ 7,8, причем выходы элементов 1 и 2 соединены со входами элементов 2 и 1 и 7 и 8, а их входы - с выходами элементов 3 и 4, входами элементов 4 и 3 и 7 и 8, остальные входы которых соединены с J - и К-входами триггера, входом и выходом инвертора 6, выходами элементов 7 и 8 и выходом элемента 5, входы которого соединены с выходами элементов 7 и 8, а выход - с выходом 10 индикации окончани  переходных процессов триггера, тактовый вход 9 которого соединен со входом инвертора 6. 1 ил. The invention relates to computing and can be used to build digital automata. The purpose of the invention is to increase speed. In order to increase speed, the J-K-trigger contains elements AND-NOT 1-5, inverter 6 and elements AND-OR-HE 7.8, with the outputs of elements 1 and 2 connected to the inputs of elements 2 and 1 and 7 and 8, and their inputs - with the outputs of elements 3 and 4, the inputs of elements 4 and 3 and 7 and 8, the remaining inputs of which are connected to the J - and K-inputs of the trigger, the input and output of the inverter 6, the outputs of elements 7 and 8 and the output of element 5, the inputs of which are connected to the outputs of elements 7 and 8, and the output to the output 10 of the indication of the end of the transients of the trigger, the clock input 9 of which is connected to the input and 6. vertora 1 yl.

Asynchronous successive register

Изобретение относитс  к вычислительной технике и может быть использовано при построении асинхронных устройств приема и передачи информационных посьток, обрамленных стартовым и стоковым битами. Целью изобретени   вл етс  упрощение асинхронного последовательного регистра и повышает его быстродействи . Цель достигаетс  тем, что кажда   чейка пам ти регистра содержит три элемента Ш1И-НЕ, три инвертора и три ключевых элемента. Дл  согласовани  с приемником используютс  семь элементов И-ИПИ-НЕ 10-16, три элемента И 17 и три дополнительных ключевых элемента 18. Дл  хранени  одного разр да регистра требуетс  одна  чейка пам ти . Интервал времени между записью соседних разр дов сдвигаемого кода составл ет 6 С против 10 в прототипе (с - задержка переключени  МДП-тран- зистора), а число МДП-транзисторов, затрачиваемых на реализащпо одной  чейки пам ти, составл ет 24 против 36 .в прототипе. 2 ил. S со С The invention relates to computing and can be used in the construction of asynchronous devices for receiving and transmitting information parts framed with start and stock bits. The aim of the invention is to simplify the asynchronous serial register and increase its speed. The goal is achieved by the fact that each cell of the register's memory contains three elements SHI-NO, three inverters and three key elements. Seven I-IPI-NO 10-16 elements, three AND 17 elements and three additional key elements 18 are used to coordinate with the receiver. One memory cell is required to store one register bit. The time interval between the recording of adjacent bits of the shifted code is 6 C against 10 in the prototype (c is the switching delay of the MOS transistor), and the number of MOS transistors spent on the implementation of one memory cell is 24 against 36. the prototype. 2 Il. S with C

Asynchronous sequential register

Изобретение относитс  к области вычислительной техники и может быть использовано в асинхронных устройствах приема и передачи информации. Целью изобретени   вл етс  упрощение регистра, выполненного на КМДП-транзисторах. Дл  достижени  этой цели в состав регистра введены одиннадцать элементов И-ИЛИ-НЕ и инвертор, которые осуществл ют согласование регистра с источником и приемником информации, а в логических элементах каждой  чейки пам ти установлены новые св зи между КМДП - транзисторами. Регистр может быть использован только в том случае, если информационные посылки обрамл ютс  стартовым и стоповым битами. 3 ил. The invention relates to the field of computing and can be used in asynchronous devices for receiving and transmitting information. The aim of the invention is to simplify the register made on CMOS transistors. To achieve this goal, eleven AND-OR-NOT elements and an inverter are entered into the register, which coordinate the register with the source and receiver of information, and new links between CMTP transistors are established in the logical elements of each memory cell. A register can only be used if the information parcels are framed with start and stop bits. 3 il.

Serial counter

Изобретение относитс  к импульсной технике и может быть использовано при построении счетных устройств и делителей частоты. Цель изобретени  - повышение быстродействи  последовательного счетчика. Счетчик содержит элементы совпадени  - многовхо- довые элементы И-НЕ 1 и 2 и счетные триггеры 3, в каждом из которьсх имеютс  элементы И-НЕ 4-9, а также элементы И-НЕ 10 и 11 во всех счетных триггерах, кроме первого, счетный вход 12, выходы 13 и 14 индикации окончани  переходных процессов счетчика . Сигналы на выходах 13 и 14 свидетельствуют с завершении переходных процессов во всех его счетных триггерах , что дает возможность использовать счетчик и как делитель частоты, и как счетчик импульсов. Средн   длительность цикла в счетчике составл ет ЮТ, а максимальна  - (2п + 6), где п - число счетных триггеров в счетчике, с - задержка элемента И-НЕ. Это обеспечивает выигрьш в быстродействии счетчика, 1 ил. i (/ The invention relates to a pulse technique and can be used in the construction of counting devices and frequency dividers. The purpose of the invention is to increase the speed of a sequential counter. The counter contains elements of coincidence - multiple-input elements AND-NOT 1 and 2 and counting triggers 3, in each of which there are elements IS-NOT 4-9, as well as elements IS-NOT 10 and 11 in all counting triggers, except the first, counter input 12, outputs 13 and 14 of the counter transient indication indication. The signals at outputs 13 and 14 indicate the completion of transients in all of its counting triggers, which makes it possible to use the counter both as a frequency divider and as a pulse counter. The average cycle time in the counter is YT, and the maximum is (2n + 6), where n is the number of counting triggers in the counter, and c is the delay of the AND-NOT element. This provides a win in the speed of the counter, 1 Il. i (/

Asynchronous distributor

Изобретение относитс  к автома тике и вычислительной технике и может быть использовано в интегральных устг ройствах формировани  последовательностей сигналов. Целью изобретени   вл етс  уменьшение потребл емой мощности при увеличении быстродействи  устройства путем обеспечени  асинхронного процесса установки и сброса разр дной  чейки при отсутствии сквозных цепей дл  протекани  токов и использовани  более быстродействующих цепей на КМДП-транзисторах. Цель достигаетс  путем введени  в каждую разр дную  чейку 1, содержащую инвертор 2 и четыре МДП-транзистора 3-6, трех дополн ющих МДП-транаисторов 7-9. Распределитель содержит также выходную 10 и входную 11 информационные шины, шину сброса 12, выходную 13 и входную 14 управл ющие шины, ши- ® ну установки ил. (Л 4 ел 00 :о о: оо The invention relates to automation and computing and can be used in integrated devices for generating signal sequences. The aim of the invention is to reduce power consumption while increasing the device speed by providing an asynchronous installation process and resetting the bit cell in the absence of end-to-end circuits for current flow and using faster circuits on CMTP transistors. The goal is achieved by introducing into each bit cell 1, which contains an inverter 2 and four MOS transistors 3-6, three additional MIS transistors 7-9. The distributor also contains output 10 and input 11 information buses, reset tire 12, output 13 and input 14 control buses, bus-> installation or mud. (L 4 el 00: o o: oo

Flip-flop

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  цифровых автоматов. С целью расширени  функциональных возможностей триггерного устройства за счет реализации функций JK - триггера, содержащего элементы И-ИЛИ-НЕ 1-5, выходы элементов 1 и 2 соединены с первыми входами первых групп И элементов 2,3 и 1,4. Выходы элементов 3 и 4 соединены с первыми входами обеих групп И элементов 4 и 3 и вторых групп И элементов 1 и 2, тактовый вход 6 устройства соединен со вторыми входами вторых групп И элементов 1-4 третьей и четвертой групп И элемента 5, выход которого соединен с выходом 7 индикации окончани  переходных процессов. Первые входы первой, третьей, второй и четвертой групп И соединены с выходами элементов 1 и 2, вторые входы первой и второй групп И соединены с выходами элементов 3 и 4. Третьи инверсные входы третьей и четвертой групп И соединены с третьими входами вторых групп И элементов 1 и 2 и входами 8 и 9 устройства. 1 ил. The invention relates to computing and can be used to build digital automata. In order to expand the functionality of the trigger device by implementing the functions of the JK trigger, which contains AND-OR-NOT 1-5 elements, the outputs of elements 1 and 2 are connected to the first inputs of the first groups AND 2.3 and 1.4. The outputs of elements 3 and 4 are connected to the first inputs of both groups AND elements 4 and 3 and the second groups AND elements 1 and 2, the clock input 6 of the device is connected to the second inputs of the second groups AND elements 1-4 of the third and fourth groups And element 5, the output of which connected to the output 7 of the transient completion indication. The first inputs of the first, third, second, and fourth groups I are connected to the outputs of elements 1 and 2, the second inputs of the first and second groups I are connected to the outputs of elements 3 and 4. The third inverse inputs of the third and fourth groups I are connected to the third inputs of the ...

Memory

Изобретение относитс  к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств на КМДП-транзисторах. С целью повышени  быстродействи  запоминающего устройства за счет организации его работы по реальным задержкам элементов путем индикации моментов окончани  переходных процессов в устройстве в него введены элементы И-НЕ 17, И-ИЛИ-НЕ 18, инвертор 19, транзисторы п-типа 6 и 7 и транзисторы р -типа 12-15. Причем выход элемента 17 соединен с затворами транзисторов 6,7 и входами элемента 18, а его входы - с входами элемента 18, другие входы которого соединены с информационными выходами 21,22 и входами 23,24 устройства, с управл ющими 25, 26 входами устройства и с его управл ющим выходом 27, который соединен с выходом инвертора 19, вход которого соединен с выходом элемента 18. 1 ил. The invention relates to computing and can be used in the construction of random access memory devices on CMD transistors. In order to increase the speed of the storage device by organizing its work on the real element delays by indicating the end points of transients in the device, the elements AND-HE 17, AND-OR-HE 18, inverter 19, p-type transistors 6 and 7 and p-type transistors 12-15. Moreover, the output of the element 17 is connected to the gates of the transistors 6,7 and the inputs of the element 18, and its inputs to the inputs of the element 18, the other inputs of which are connected to the information outputs 21,22 and the inputs 23,24 of the device, to the control 25, 26 inputs of the device and with its control output 27, which is connected to the output of the inverter 19, the input of which is connected to the output of element 18. 1 sludge.

Jk-flip-flop

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  цифровых автоматов. Целью изобретени   вл етс  упрощение JK-триггера и повышение его быстродействи . Устройство содержит функциональные МОП-транзисторы 1 - 21 и нагрузочные МОП-транзисторы 22 - 30. За счет того что функциональные транзисторы 7, 12 и 13  вл ютс  общими дл  нескольких элементов И-НЕ, упрощаетс  схема триггера, а подключение последовательно соединенных функциональных транзисторов 19 и 20 к выходу 31 триггера повышает его быстродействие. 1 ил. The invention relates to computing and can be used to build digital automata. The aim of the invention is to simplify the JK flip-flop and increase its speed. The device contains MOS transistors 1–21 and load MOS transistors 22–30. Due to the fact that functional transistors 7, 12, and 13 are common to several NAND elements, the trigger circuit is simplified, and the connection of series-connected functional transistors 19 and 20 to exit 31 of the trigger increases its speed. 1 il.

Storage unit employing mos-transistors

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  оперативных запоминаю- ш,их устройств. Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  за счет введени  в устройство разр дного коммутатора, выполненного на транзисторах 10 и 11, элементов И-ИЛИ-НЕ 12 и 13, элемента И-НЕ 14, инвертора 15 с соответствующими св з ми. Перечисленные элементы позвол ют осуществл ть индикацию моментов окончани  переходных процессов в устройстве . В результате возможна асинхронна  организаци  работы устройства. 1 ил. (Л со 00 О5 The invention relates to computing and can be used to build operational memories of their devices. The purpose of the invention is to increase the speed of the device. This goal is achieved by introducing into the device a bit switch made of transistors 10 and 11, AND-OR-HE elements 12 and 13, AND-HE element 14, and inverter 15 with appropriate connections. These elements allow the indication of the end points of transients in the device. As a result, asynchronous organization of the device operation is possible. 1 il. (L from 00 O5

Binary serial adder

Изобретение относитс  к вычислительной технике и может быть использовано в процессорах ЭВМ. Целью изобретени   вл етс  расширение области применени  двоичного последовательного сумматора за счет обеспечени  самосинхронного режима его работы. Сумматор содержит элементы И - НЕ 1 - 4, элементы И - ИЛИ - НЕ 5 - 7 и элементы И - НЕ 8 - 13, составл ющие RS-триггеры, и имеет инверсные 14, 15 и пр мые 16, 17 входы первого и второго слагаемых и инверсный 18 и пр мой 19 выходы суммы. 1 ил.

Shift register

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах последовательного приема и передачи информации. Целью изобретени   вл етс  расширение области применени  регистра за счет сдвига двоичного кода. Дл  достижени  этой цели в регистр , содержащий в каждом разр де четырехстабильный триггер, построенный по схеме M-S с разнопол рным управлением , введены входной и выходной кодовые преобразователи, каждый из которых состоит из четырех элементов И-НЕ, причем выходы триггера последнего разр да регистра соединены соответственно с входами элементов И-НЕ выходного преобразовател , выходы элементов И-НЕ выходного преобразовател  соединены с входами элементов И-НЕ входного преобразовател  и  вл ютс  выходами регистра, входы элементов И- НЕ входного преобразовател   вл ютс  входами регистра, а их выходы соединены соответственно с входами триггера первого разр да регистра. 1 ил., 2 табл. 6 The invention relates to automation and computing and can be used in devices for sequential reception and transmission of information. The aim of the invention is to expand the scope of the register by shifting the binary code. To achieve this goal, a four-stable trigger built according to the MS scheme with different polarity control contains input and output code converters, each of which consists of four AND-NOT elements, with the outputs of the last register trigger connected respectively, with the inputs of the output converter NAND elements, the outputs of the output converter NAND elements are connected to the inputs of the input converter NAND elements and are register outputs, the inputs of the AND elements The NOT input converter is a register input, and their outputs are connected respectively to the trigger inputs of the first register bit. 1 dw., 2 tab. 6

Grey-code counter

Изобретение относитс  к двоичным счетчикам импульсов и может использоватьс  в автоматике и вычислительной технике. Цель изобретени  - упрощение счетчика в коде Гре . С этой целью в N - разр дном счетчике в коде Гре , содержащем вспомогательный счетный триггер по схеме однотактного счетного триггера с одним коммутационным триггером и элементом пам ти и N - 1 основных счетных триггеров, каждый из которых содержит RS - триггер и основной элемент пам ти, выход RS - триггера каждого основного счетного триггера соединен с входами элемента пам ти основного счетного триггера последующего разр да, выходы элемента пам ти вспомогательного триггера соединены с входами RS - триггера и элемента пам ти первого основного счетного триггера, а выходы RS - триггера (N-1)-го основного счетного триггера соединены с шинами счета в коде Гре . 1 ил., 1 табл. The invention relates to binary pulse counters and can be used in automation and computing. The purpose of the invention is to simplify the counter in the Gre code. To this end, an N - bit counter in the Gre code contains an auxiliary counting trigger according to the scheme of a single - ended counting trigger with one switching trigger and a memory element and N - 1 basic counting triggers, each of which contains an RS - trigger and a main memory element , the output RS - the trigger of each main counting trigger is connected to the inputs of the memory element of the main counting trigger of the subsequent discharge, the outputs of the memory element of the auxiliary trigger are connected to the inputs of RS - trigger and the memory element of the first main counting trigger, and the outputs of RS - trigger (N-1) -th main counting trigger connected to the counting buses in the code Gre. 1 ill., 1 tab.

Sequential asynchronous register

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении асинхронных устройств приема и передачи информации. Целью изобретени   вл етс  упрощение регистра . Дл  достижени  этой цели кажда   чейка пам ти регистра, состо ща  из двух элементов ИЛИ-НЕ и двух инверторов, содержит два ключевых элемента, каждый из которых выполнен на МДП-транзисторе, исток , сток и затвор которого соединены соответственно с вторым и третьим входами и выходом соответствующего элемента ИЛИ- НЕ. Число МДП-транзисторов, составл ющих  чейку пам ти регистра, по сравнению с прототипом уменьщено с 18 до 14. Частота приема (или выдачи) информации составл ет 1/6 Я (CL - задержка переключени  МДП-транзистора). 1 ил. The invention relates to automation and computing and can be used in the construction of asynchronous devices for receiving and transmitting information. The aim of the invention is to simplify the register. To achieve this goal, each register memory cell, consisting of two OR-NOT elements and two inverters, contains two key elements, each of which is made on a MOS transistor, the source, drain and gate of which are connected respectively to the second and third inputs and output of the corresponding element OR - NOT. The number of MOS transistors that make up the register's memory cell is reduced from 18 to 14 as compared to the prototype. The frequency of receiving (or issuing) information is 1/6 I (CL is the switching delay of the MOS transistor). 1 il.

L flip-flop

Изобретение относитс  к вычислительной технике и может быть использовано дл  индикации моментов окончани  параллельных переходных процессов. Целью изобретени   вл етс  снижение потребл емой мощности Г-триггера. Г-триггер содержит входные КМОП-инверторы 1.1 - 1. N и выходной инвертор 4. В результате подключени  второго вывода резистора 5 к выходу инвертора 1. N, вход питани  и общий вход которого соединены соответственно с шиной питани  и общей шиной Г-триггера, уменьшаетс  врем , когда Г-триггер потребл ет энергию. 1 ил. The invention relates to computing and can be used to indicate the end points of parallel transients. The aim of the invention is to reduce the power consumption of the G-flip-flop. The G-flip-flop contains input CMOS 1.1 - 1. N inverters and output inverter 4. As a result of connecting the second output of resistor 5 to the output of inverter 1. N, the power input and the common input of which are connected respectively to the power bus and the common bus of the G-trigger, the time when the G-flip-flop consumes energy decreases. 1 il.

Paraphase logical cmos circuit

Изобретение может быть использовано при построении асинхронных .логических схем и апериодических автоматов . Устройство содержит  чейки 1 и 2, реализующие логическую функцию инверсию на МОП-транэисторах (т) п-типа 3 и р-типа 4-7. В рабочей фазе на фазовый вход поступает высокий потенциал, открывающий Т 3 и закрьшакаций Т 4 и 7. Проводимость  чеек 1 и 2 определ етс  значением реализуемой функции и ее инверсией на данном наборе переменных. При поступлении низкого потенциала на фазовый вход 11 Т 3 закрываетс , а Т 4 и 7 открываетс . В результате на парафазных шинах 8 и 9 схемы устанавливаютс  высокие потенциалы, закрывающие Т 5 и 6. В фазе гашени  Т 4 и 7 открыты, Т 3 закрыт, а в рабочей фазе Т 3 открыт, но при этом либо закрыты Т 4 и 5 и  чейка 2 не проводит, либо закрыты Т 6 и 7 и  чейка 1 не проводит. Таким образом, между шиной 10 питани  и общей шиной последовательно с открытььм Т об зательно включены закрытые Т, что обеспечивает : схеме низкое потребление энергии, свойственное КМОП-схемам, и повышает ее надежность. 1 ил. (Л 42ь ОЭ 1чЭ The invention can be used in the construction of asynchronous logic circuits and aperiodic automata. The device contains cells 1 and 2 that implement the logical function inversion on MOS transistors (t) of n-type 3 and p-type 4-7. In the working phase, a high potential arrives at the phase input, which opens T 3 and shakes T 4 and 7. The conductivity of cells 1 and 2 is determined by the value of the implemented function and its inversion on a given set of variables. When a low potential enters the phase input, 11 T 3 closes and T 4 and 7 opens. As a result, high potentials are installed on paraphase tires 8 and 9 of the circuit, covering T 5 and 6. In the quench phase, T 4 and 7 are open, T 3 is closed, and in the working phase T 3 is open, but either T 4 and 5 and Cell 2 does not hold, or T 6 and 7 are closed and Cell 1 does not hold. Thus, between the power bus 10 and the common bus, in series with the open T, closed T are ...

Counter

Изобретение относитс  к импульсной технике. Цель изобретени  - повышение быстродействи . В параллельно-последовательном счетчике, содержащем элемент совпадени  на КМОП-транзисторах и M пар счетных триггеров, кажда  из которых, кроме первой, состоит из двух элементов 2И-ИЛИ-НЕ и четырех элементов И-НЕ, в каждый элемент 2И-ИЛИ-НЕ счетного триггера каждой пары, кроме первой, введена треть  группа входов по И, первые входы этих групп входов И первого счетного триггера пары соединены с выходом второго элемента И-НЕ первого счетного триггера предыдущей пары, а входы групп входов по И второго счетного триггера пары соединены с выходом третьего элемента И-НЕ первого счетного триггера пары, второй и третий входы групп входов по И каждого счетного триггера пары соединены соответственно со вторым и третьим входами групп входов по И элемента 2И-ИЛИ-НЕ счетного триггера. 2 ил.

Mis-transistor-base parallel asynchronous register

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  асинхронных устройств приема и хранени  информации. С целью упрощени  регистра, содержащего  чейки пам ти 1 - 3, кажда  из которых состоит из инверторов 4, 5 и логического элемента 6, выполненного на нагрузочном 7 и ключевых 8-10 МДП-транзисторах, и управл ющий триггер 11, состо щий из инвертора 12 и элемента И-ИЛИ-НЕ 13, истоки транзисторов 8 и 10  чеек 1 - 3 соединены с управл ющим входом 17 регистра, а затворы этих транзисторов - соответственно с выходом инвертора 4 и управл ющим выходом 18 регистра. 1 ил. The invention relates to computing and can be used to build asynchronous devices for receiving and storing information. In order to simplify the register containing memory cells 1 - 3, each of which consists of inverters 4, 5 and logic element 6, executed on a load 7 and key 8-10 MOS transistors, and a control trigger 11, consisting of an inverter 12 and the element AND-OR-NOT 13, the sources of the transistors 8 and 10 of the cells 1 - 3 are connected to the control input 17 of the register, and the gates of these transistors are connected respectively with the output of the inverter 4 and the control output 18 of the register. 1 il.

G-flip-flop

Изобретение относитс  к области импульсной техники. Триггер может быть использован дл  индикации моментов окончани  параллельных переходных процессов. Целью изобретени  - вл етс  расширение обдасти примене- ни . Г-триггер содержит элемент ИЛИ-НЕ 1, КМОП инверторы 2, МОП- транзисторы 3 п-типа, МОП-транзистор 4 р-типа, резистор 5, входы 8, выход 9. Цель изобретени  достигаетс  обеспечением возможности использовани  только КМОП-инверторов, а также повьш1ением функциональной надежности путем введени  дополнительного МОП- транзистора р-типа, что позвол ет отключить питание от КМОП-.инв ер торов в опасном дл  них состо нии Г- триггера. Введение дополнительного резистора позвол ет ограничить ток через открытые МОП-транзисторы п- типа КМОП-инверторов. Триггер переключаетс  в соответствующее логическое состо ние при равенстве этому логическому состо нию сигналов на всех входах В. 1 ил. с (Л The invention relates to the field of pulsed technology. The trigger can be used to indicate the end points of parallel transients. The aim of the invention is to expand the use. The G-flip-flop contains an element OR-NE 1, CMOS inverters 2, M-type MOSFET transistors, P-type MOSFET 4, resistor 5, inputs 8, output 9. The purpose of the invention is to ensure that only CMOS inverters can be used as well as increasing the functional reliability by introducing an additional p-type MOS transistor, which makes it possible to disconnect the power from the CMOS-invertors in the G-trigger hazardous state. The introduction of an additional resistor allows the current to be limited through open n-type MOSFETs of CMOS inverters. The flip-flop switches to the corresponding logical state when this logical state of the signals on all inputs B is equal. 1 Il. with (L

Device for monitoring matched automatic machine

Изобретение относитс  к вычислительной технике и предназначено дл  обнаружени  неисправностей в согласованных автоматах, работающих от источников синхронных сигналов. Цель изобретени  - сокращение аппаратурных затрат устройства. Устройство содержит элементы И - НЕ 1, 2, элементы И-ИЛИ-НЕ 3, 4, элементы И-НЕ 5, 6, блоки 7, 8 сравнени , триггеры 15, 16 и позвол ет диагностировать неисправности согласованного автомата, св занные с превышением длительности переходных процессов над длительностью синхросигналов. 1 ил. The invention relates to computing and is intended to detect faults in matched automata operating from sources of synchronous signals. The purpose of the invention is to reduce the hardware cost of the device. The device contains AND elements - NOT 1, 2, AND-OR-NOT 3, 4 elements, AND-NE 5, 6 elements, comparison blocks 7, 8, triggers 15, 16 and allows to diagnose the faults of the agreed automaton associated with excess the duration of transients over the duration of the sync signals. 1 il.

Combined counter

Изобретение относитс  к вычислительной технике и может использоватьс  в счетных устройствах, производ ш.их счет в двоичном коде и в коде Гре . Цель изобретени  - повышение надежности функционировани . Дл  этого во все разр ды двоичного счетчика с внутренним формированием переноса и заема, кроме последнего, введены дополнительные RS-триггеры, входы которых соединены с выходами заема разр да и с выходами двоичного счета следующего разр да. 2 ил., 1 табл. The invention relates to computing and can be used in counting devices, producing sh. Their counting in binary code and in the Gre code. The purpose of the invention is to increase the reliability of operation. To do this, in all bits of a binary counter with internal transfer formation and borrowing, except for the last one, additional RS-flip-flops are introduced, the inputs of which are connected to the outputs of the discharge loan and to the outputs of the binary account of the next discharge. 2 ill., 1 tab.

Misfet-transistor asynchronous shift register

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при проектировании асинхронных регистров сдвига. Целью изобретени   вл етс  упрощение и повьшение быстродействи  регистра. Дл  достижени  этой цели нечетные  чейки пам ти регистра стро тс  из четырех элементов ИЛИ-НЕ, а четные - из двух элементов ШШ-НЕ и двух элементов И-НЕ, кроме того, входы первого и второго элементов ИЛИ-НЕ каждой  чейки пам ти соедин ютс - через ключевые элементы, управл емые сигналами с выходов соответствующих элементов ИЛИ-НЕ. Число МДП-транзисто- ров, составл ющих  чейку пам ти регистра , по сравнению с прототипом уменьшено с 19 до 14, а.быстродейст- вие увеличено в два раза и составл ет 1/6 ( f- задержка переключени  МДП-транзистора). 2 ил. (б сл The invention relates to automation and computing and can be used in the design of asynchronous shift registers. The aim of the invention is to simplify and increase the speed of the register. To achieve this goal, the odd-numbered register memory cells are made up of four OR-NOT elements, and the even-numbered elements of two W-NOT and two NAND elements, in addition, the inputs of the first and second OR-NOT elements of each memory cell through key elements controlled by signals from the outputs of the corresponding elements OR NOT. The number of MOS transistors that make up the register's memory cell is reduced from 19 to 14 as compared with the prototype, and the high speed is doubled to 1/6 (f is the switching delay of the MIS transistor). 2 Il. (b cl

Recount device

Изобретение относитс  к импульсной технике и может быть использовано при построении делителей частоты. Цель изобретени  - повышение быстродействи . Дл  этого в пересчетном устройстве, состо щем из счетных триггеров, каждый из которых содержит основной 2.1 и вспомогательный 2.2 триггеры, выполненные на двух элементах И-ИЛИ-НЕ 3 и 6. Счетный вход 7 пересчетного устройства соединен с входами вторых групп И элементов И-ИЛИ-НЕ 3 и 6 всех счетных триггеров, что позвол ет добитьс  независимости времени установки кода от текущей кодовой комбинации в пересчетном устройстве. 2 ил. The invention relates to a pulse technique and can be used in the construction of frequency dividers. The purpose of the invention is to increase speed. To do this, in a counting device consisting of counting triggers, each of which contains a main 2.1 and auxiliary 2.2 triggers, executed on two AND-OR-NO 3 and 6 elements. The counting input 7 of a counting device is connected to the inputs of the second AND groups of AND-elements OR-NOT 3 and 6 of all counting triggers, which allows to achieve independence of the installation time of the code from the current code combination in the counting device. 2 Il.

Flip-flop

Изобретение относитс  к импульсной технике и может быть использовано дл  индикации элементов окончани  переходных процессов, в цифровых комбинаторных и триггерных структурах . Цель изобретени  - повышение надежности и снижение нагрузки на выходных шинах - достигаетс  за счет сокращени  числа используемых активных элементов. Г-триггер содержит п входных шин 1, первый инвертор 2, п входньк последовательно соединенных транзисторов, второй инвертор 3, выходную шину 4, шину 5 питани , общую шину 6, X --- X секций 7,где п - нечетное число. Инверторы 2 и 3 реализованы на МДП-транзисторах. Кажда  секци  7 содержит первый и второй последовательно соединенные транзисторы 8 и 9 и третий и четвертый транзисторы 10 и 11.Новым техническим решением  вл етс  введение в триггерсекций, а также реализаци  инверторов 2 и 3 на МДП-транзисторах . 1 ил. с t О) The invention relates to a pulse technique and can be used to indicate transient end elements, in digital combinatorial and trigger structures. The purpose of the invention — improving reliability and reducing the load on output tires — is achieved by reducing the number of active elements used. The G-flip-flop contains n input bus 1, the first inverter 2, p input transistors connected in series, the second inverter 3, output bus 4, power bus 5, common bus 6, X is X sections 7, where n is an odd number. Inverters 2 and 3 are implemented on MOS transistors. Each section 7 contains the first and second series-connected transistors 8 and 9 and the third and fourth transistors 10 and 11. A new technical solution is to introduce triggers, as well as the implementation of inverters 2 and 3 on MOS transistors. 1 il. with t O)

Parallel asynchronous register

Изобретение относитс  к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранени  информации . Целью изобретени   вл етс  упрощение регистра. Дл  достижени  этой цели в состав регистра введены элемент ИЛИ-НЕ 15 и второй управл ющий триггер 8. Это позволило упростить  чейки пам ти 1-3 регистра и регистр в целом. 1 ил. 15 617 СА: СП ю N СО 19 The invention relates to computing and can be used in the construction of asynchronous devices for receiving and storing information. The aim of the invention is to simplify the register. To achieve this goal, an OR-NOT 15 element and a second control trigger 8 are introduced into the register. This allowed us to simplify memory cells 1–3 of the register and the register as a whole. 1 il. 15 617 SA: SP Yu N CO 19

Coincidence-type adder

Изобретение относитс  к вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретени  - упрощение комбинационного сумматора на МОП-транзисторах с индикацией моментов окончани  переходных процессов. Комбинационный сумматор содержит в каждом разр де двадцать восемь МОП-транзисторов, четыре нагрузочных элемента и четыре элемента НЕ. Сигналы на парафазных выходах суммы сумматора используютс  дл  индикации моментов окончани  переходных процессов. 1 ил.

Reversible shift register

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании устройств хранени  и сдвига информации. Целью изобретени   вл етс  расширение области применени  регистра за счет обеспечени  самосинхронного режима его работы. Это позвол ет использовать регистр как в устройствах с внешней синхронизацией, так и в самосинхронных устройствах. Входные и выходные сигналы регистра  вл ютс  парофазными. Регистр содержит  чейки пам ти 4, первый и второй блоки сопр жени . Дл  достижени  поставленной цели в регистр введены блок индикаторов, распределитель управл ющих сигналов и блок местного управлени , а в каждую  чейку пам ти 4 - четыре дополнительных элементов И-НЕ 5-8. 6 ил.

Counter

Memory device

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  вычислительных устройств с разным быстродействием . Цель изобретени  - расширение области применени  устройства за счет возможности,.последовательного чтени  и записи информации. Поставленна  цель достигаетс  тем, что устройство содержит блок 7 фррмиро- вани  адресов, два рчетных триггера 12, 13, второй элемент И-НЕ 17 с соответствующими св з ми. Блок 7 формировани  адресов последовательно перебирает адреса всех элементов пам ти блока 1 пам ти по сигналам, выдаваемым счетными триггерами 12, 13. 4 ил,jfju ч О5 01 The invention relates to computing and can be used to interface computing devices with different speeds. The purpose of the invention is to expand the field of application of the device due to the possibility of sequential reading and writing of information. This goal is achieved by the fact that the device contains an address block 7, two odd triggers 12, 13, and the second AND-HE element 17 with corresponding links. The address generation unit 7 sequentially iterates over the addresses of all the memory elements of the memory block 1 using the signals provided by the counting triggers 12, 13. 4 silt, jfju h O5 01

Memory unit employing mos-transistors

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  оперативных запоминающих устройств. Цель изобретени  - повьппение надежности запоминающего устройства. Поставленна  цель достигаетс  введением в устройство элементов И ИЛИ-НЕ 10, И-НЕ 11 и инвертора 12 с соответствующими св з ми. Перечисленные элементы позвол ют выработать сигнал завершени  переходных процессов в устройстве, поэтому устройство работает по реальным задержкам транзисторов. 1 ил. с The invention relates to computing and can be used to construct random access memory devices. The purpose of the invention is to increase the reliability of the storage device. The goal is achieved by introducing into the device the elements AND OR-NOT 10, AND-NOT 11 and the inverter 12 with appropriate links. The listed elements allow to generate a signal of completion of transients in the device, therefore the device operates according to real transistors delays. 1 il. with

Serial shift register

Изобретение относитс  к автоматике и вычислительной технике. Цель изобретени  состоит в уменьшении статического потреблени  энергии. Регистр состоит из  чеек пам ти (разр дов), входного и выходного преобразователей. Дл  корректной работы необходимо, чтобы все переходные процессы в элементах регистра завершались в течение одного такта синхронизации, а входные сигналы должны измен тьс  в первом такте работы регистра, когда входной преобразователь отсечен от входов. 3 ил. This invention relates to automation and computing. The purpose of the invention is to reduce static energy consumption. The register consists of memory cells (bits), input and output converters. For correct operation, it is necessary that all transients in the register elements be completed within one clock cycle, and the input signals must change in the first register clock cycle when the input converter is cut off from the inputs. 3 il.

Recounting circuit

Изобретение относитс  к импульсной технике и может быть использовано при построении делителей частоты. Цель изобретени  - повышение быстродействи . В пересчетной схеме, состо щей из счетных триггеров, каждый из которых содержит основной 2 - 1 и вспомогательный 2 - 2 триггеры, выполненные на двух элементах И-ИЛИ-НЕ 3 - 6, счетный вход 7 пересчетной схемы соединен с входами вторых групп И элементов И-ИЛИ-НЕ 3 - 6 всех счетных триггеров, что позвол ет добитьс  независимости времени установки кода от текущей кодовой комбинации в пересчетной схеме. 2 ил. The invention relates to a pulse technique and can be used in the construction of frequency dividers. The purpose of the invention is to increase speed. In a scaling circuit consisting of counting triggers, each of which contains a main 2 - 1 and auxiliary 2 - 2 triggers performed on two AND-OR-NOT 3 - 6 elements, counting input 7 of a scaling circuit is connected to the inputs of the second groups AND elements AND-OR-NOT 3 - 6 of all counting triggers, which allows to achieve independence of the installation time of the code from the current code combination in the scaling circuit. 2 Il.

Flip-flop

Изобретение относитс   к импульсной технике и может быть использовано при построении асинхронных автоматов . Триггер с индикацией моментов окончани  переходных процессов содержит КС-триггер 1 на элементах И-НЕ 2 и 3, шины (Ш) 4-6 сброса, установки и питани  соответственно, резисторы 7-8, МЦП- транзисторы 10 и 11, выходные Ш 12-14. На Ш 5 и 4 установки и сброса поступают сигналы S и R соответственно . На выходных Ш 12 и 13 формируютс  сигналы Q и Q соответственно . На выходной Ш 14 формируетс  сигнал индикации окончани  переходных процессов. Сигналом окончани  переключени   вл етс  по вление лог. О на выходной Ш 14 в течение действи  сигналов установки и сброса. Повышаетс  коэффициент полезного действи . 1 ил. с S (Л с The invention relates to a pulse technique and can be used in the construction of asynchronous automata. A trigger with indication of the end points of transients contains a KS-trigger 1 on the AND-HE elements 2 and 3, busses (W) 4-6 reset, installation and power, respectively, resistors 7-8, MCP-transistors 10 and 11, output Ш 12 -14. On W 5 and 4 installation and reset signals are received S and R, respectively. On output W 12 and 13, signals Q and Q are formed, respectively. On output pin 14, a transient end indication signal is generated. The end of switch signal is the appearance of a log. O to output W 14 during the set and reset signals. Efficiency is increased. 1 il. with S (L with

Asynchronous pulse distributor

Изобретение относитс  к вычислительной технике и может быть использовано в системах коммутации и передачи данных. Цель изобретени  - упрощение устройства. Асинхронный распределитель импульсов (АРИ) содержит  чейки 1 в каждом разр де, кажда  из которых состоит из триггера 2 и элемента И-НЕ 3. Триггер 2 содержит нагрузочные элементы (НЭ) 4 и МДП-тран- зисторы 5-7. Элемент И-НЕ 3 содержит МДП-транзисторы 8-10 и НЭ 11. АРИ содержит также шину 12 питани , общую шину 13, шину 15 установки, выходную щину 17. АРИ имеет простую электрическую схему. 1 ил. The invention relates to computing and can be used in switching and data transmission systems. The purpose of the invention is to simplify the device. An asynchronous pulse distributor (ARI) contains cells 1 in each bit, each of which consists of trigger 2 and AND-NE element 3. Trigger 2 contains load elements (NE) 4 and MIS transistors 5-7. The element AND-3 contains MOSFETs 8-10 and NE 11. The ARI also contains a power bus 12, a common bus 13, a bus 15 of the installation, an output bus 17. The ARI has a simple electrical circuit. 1 il.

T-flip-flop on cmos-transistors

Изобретение относитс  к импульсной технике и может быть использовано дл  построени  счетчиков импульсов асинхронных автоматов. Счетный триггер содержит КМОП-транзиотор 1-14 р-типа и 15-26 п-типа, шину 27 питани , счетный вход 28 и выход 29 индикации окончани  переходных процессов . Счетный триггер на КМОП-тран- зисторах имеет повышенную надежность за счет введени  новых электрических св зей между функциональньми элементами . 1 ил. О) со со эо о а: со The invention relates to a pulse technique and can be used to build pulse counters for asynchronous machines. The counting trigger contains a 1-14 p-type CMOS transiotor, and 15-26 n-type, a power bus 27, a count input 28, and an output 29 for the indication of the end of transients. The counting trigger on CMOS transistors has increased reliability due to the introduction of new electrical connections between functional elements. 1 il. O) so with eo about a: with

Счетчик с произвольным коэффициентом пересчета

Изобретение относитс  к вычислительной технике и может быть использовано при построении счетных устройств и делителей частоты. Цель изобретени  - упрощение счетчика с произвольным коэффициентом пересчета. Счетчик содержит счетные триггеры 1-3 и элементы И-НЕ 11 и 12. Первый вход элемента 11 соединен со счетным входом 13, а выход элемента 12 - с выходом 14 индикации окончани  переходных процессов. В каждом счетном триггере содержатс  элементы И-НЕ 4-10. 1 ил.